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xc3000 序列 地方 可编程序的 门 arrays
7-22 十一月 9, 1998 (版本 3.1)
是 使用 至 驱动 这 remaining unused routing, 作 那
might 影响 定时 的 用户 nets. 系 能 是 omitted 为 快
breadboard iterations 在哪里 一个 few 额外的 milliamps 的
icc 是 可接受的.
这 配置 bitstream begins 和 第八 高 pream-
ble 位, 一个 4-位 preamble 代号 和 一个 24-位 长度 计数.
当 配置 是 initiated, 一个 计数器 在 这 fpga 是 设置
至 零 和 begins 至 计数 这 总的 号码 的 configura-
tion 时钟 循环 应用 至 这 设备. 作 各自 configura-
tion 数据 框架 是 有提供的 至 这 设备, 它 是 内部
聚集 在 一个 数据 文字, 这个 是 然后 承载 在 并行的
在 一个 文字 的 这 内部的 配置 记忆 排列.
这 配置 加载 处理 是 完全 当 这
电流 长度 计数 相等 这 承载 长度 计数 和 这
必需的 配置 程序 数据 frames 有 被
写. 内部的 用户 flip-flops 是 使保持 重置 在 config-
uration.
二 用户-可编程序的 管脚 是 定义 在 这 unconfig-
ured 地方 可编程序的 门 排列. 高 在 config-
uration (hdc) 和 低 在 配置 (ldc
) 作 好
作 完毕/prog
将 是 使用 作 外部 控制 信号
在 配置. 在 主控 模式 配置 它 是
便利的 至 使用 ldc
作 一个 起作用的-低 非易失存储器 碎片
使能. 之后 这 last 配置 数据 位 是 承载 和
这 长度 计数 比较, 这 用户 i/o 管脚 变为
起作用的. 选项 准许 定时 choices 的 一个 时钟 早期 或者
后来的 为 这 定时 的 这 终止 的 这 内部的 逻辑 重置
和 这 assertion 的 这 完毕 信号. 这 打开-流
完毕/prog
输出 能 是 和-系 和 多样的 设备
和 使用 作 一个 起作用的-高 准备好, 一个 起作用的-低 prom
使能 或者 一个 重置 至 其它 portions 的 这 系统. 这
状态 图解 的图示 20illustrates 这 配置 pro-
cess.
配置 模式
主控 模式
在 主控 模式, 这 fpga automatically 负载 configura-
tion 数据 从 一个 外部 记忆 设备. 那里 是 三
主控 模式 那 使用 这 内部的 定时 源 至 供应
这 配置 时钟 (cclk) 至 时间 这 新当选的 数据.
主控 串行 模式 使用 串行 配置 数据 有提供的
至 数据-在 (din) 从 一个 同步的 串行 源 此类 作
这 xilinx 串行 配置 prom 显示 在图示 23.
主控 并行的 低 和 高 模式 automatically 使用
并行的 数据 有提供的 至 这 d0–d7 管脚 在 回馈 至 这
16-位 地址 发生 用 这 fpga.图示 25显示
一个 例子 的 这 并行的 主控 模式 连接
必需的. 这 十六进制 开始 地址 是 0000 和 increments
为 主控 低 模式 和 它 是 ffff 和 decrements 为
主控 高 模式. 这些 二 模式 提供 地址
兼容性 和 微处理器 这个 begin 执行
从 opposite ends 的 记忆.
附带的 模式
附带的 模式 提供 一个 simplified 接口 通过
这个 这 设备 将 是 承载 字节-宽, 作 一个 处理器
附带的.图示 27显示 这 附带的 模式 connec-
tions. 处理器 写 循环 是 解码 从 这 com-
mon assertion 的 这 起作用的 低 写 strobe (ws
), 和 二
起作用的 低 和 一个 起作用的 高 碎片 选择 (cs0
, cs1,
cs2). 这 fpga 发生 一个 配置 时钟 从 这
内部的 定时 发生器 和 serializes 这 并行的 输入
数据 为 内部的 framing 或者 为 succeeding slaves 在 数据
输出 (dout). 一个 输出 高 在 准备好/busy
管脚 indicates
这 completion 的 加载 为 各自 字节 当 这 输入 reg-
ister 是 准备好 为 一个 新 字节. 作 和 主控 模式, periph-
eral 模式 将 也 是 使用 作 一个 含铅的 设备 为 一个
daisy-chain 的 从动装置 设备.
从动装置 串行 模式
从动装置 串行 模式 提供 一个 简单的 接口 为 加载
这 地方 可编程序的 门 排列 配置 作
显示 在图示 29. 串行 数据 是 有提供的 在 conjunction
和 一个 同步 输入 时钟. 大多数 从动装置 模式 applica-
tions 是 在 daisy-chain 配置 在 这个 这 数据
输入 是 驱动 从 这 previous fpga’s 数据 输出, 当 这
时钟 是 有提供的 用 一个 含铅的 设备 在 主控 或者 附带的
模式. 数据 将 也 是 有提供的 用 一个 处理器 或者 其它
特定的 电路.
daisy chain
这 开发 系统 是 使用 至 create 一个 composite
配置 为 选择 fpgas 包含: 一个 preamble, 一个
长度 计数 为 这 总的 bitstream, 多样的 concatenated
数据 programs 和 一个 postamble 加 一个 额外的 fill 位
每 设备 在 这 串行 chain. 之后 加载 和 passing-在
这 preamble 和 长度 计数 至 一个 可能 daisy-chain, 一个
含铅的 设备 将 加载 它的 配置 数据 frames 当 pro-
viding 一个 高 dout 至 可能 向下-stream 设备 作
显示 在图示 25. 加载 持续 当 这 含铅的
设备 有 received 它的 配置 程序 和 这 cur-
rent 长度 计数 有 不 reached 这 全部 值. 这 addi-
tional 数据 是 passed 通过 这 含铅的 设备 和 呈现
在 这 数据 输出 (dout) 管脚 在 串行 表格. 这 含铅的 设备
也 发生 这 配置 时钟 (cclk) 至 synchro-
nize 这 串行 输出 数据 和 数据 在 的 向下-stream
fpgas. 数据 是 读 在 在 din 的 从动装置 设备 用 这 pos-
itive 边缘 的 cclk 和 shifted 输出 这 dout 在 这 nega-
tive 边缘 的 cclk. 一个 并行的 主控 模式 设备 使用 它的
内部的 定时 发生器 至 生产 一个 内部的 cclk 的 8
时间 它的 非易失存储器 地址 比率, 当 一个 附带的 模式
设备 生产 一个 burst 的 8 cclks 为 各自 碎片 选择
和 写-strobe 循环. 这 内部的 定时 发生器 con-
tinues 至 运作 为 一般 定时 和 同步 的
输入 在 所有 模式.
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