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十一月 9, 1998 (版本 3.1) 7-23
xc3000 序列 地方 可编程序的 门 arrays
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特定的 配置 功能
这 配置 数据 包含 控制 在 一些 spe-
cial 功能 在 增加 至 这 正常的 用户 逻辑 功能
和 interconnect.
• 输入 门槛
• readback 使不能运转
• 完毕 拉-向上 电阻
•done 定时
• 重置 定时
• 振荡器 频率 分隔 用 二
各自 的 这些 功能 是 控制 用 配置 数据
位 这个 是 选择 作 部分 的 这 正常的 开发
系统 bitstream 一代 处理.
输入 门槛
较早的 至 这 completion 的 配置 所有 fpga 输入
门槛 是 ttl 兼容. 在之上 completion 的 config-
uration, 这 输入 门槛 变为 也 ttl 或者 cmos
兼容 作 编写程序. 这 使用 的 这 ttl 门槛
选项 需要 一些 额外的 供应 电流 为 thresh-
old shifting. 这 例外 是 这 门槛 的 这
PWRDWN
输入 和 直接 clocks 这个 总是 有 一个
cmos 输入. 较早的 至 这 completion 的 配置 这
用户 i/o 管脚 各自 有 一个 高 阻抗 拉-向上. 这
配置 程序 能 是 使用 至 使能 这 iob
拉-向上 电阻器 在 这 运算的 模式 至 act 也 作 一个
输入 加载 或者 至 避免 一个 floating 输入 在 一个 否则
unused 管脚.
Readback
这 内容 的 一个 地方 可编程序的 门 排列 将 是
读 后面的 如果 它 有 被 编写程序 和 一个 bitstream 在
这个 这 readback 选项 有 被 使能. readback
将 是 使用 为 verification 的 配置 和 作 一个
方法 的 determining 这 状态 的 内部的 逻辑 nodes dur-
ing debugging. 那里 是 三 选项 在 generating 这
配置 bitstream.
• “never” inhibits 这 readback 能力.
• “one-时间,” inhibits readback 之后 一个 readback 有
被 executed 至 核实 这 配置.
• “on-command” 准许 unrestricted 使用 的 readback.
readback 是 accomplished 没有 这 使用 的 任何 的 这
用户 i/o 管脚; 仅有的 m0, m1 和 cclk 是 使用. 这 initia-
tion 的 readback 是 生产 用 一个 低 至 高 转变 的
这 m0/rtrig (读 触发) 管脚. 这 cclk 输入 必须
然后 是 驱动 用 外部 逻辑 至 读 后面的 这 configura-
tion 数据. 这 第一 三 低-至-高 cclk transitions
时钟 输出 dummy 数据. 这 subsequent 低-至-高 cclk
transitions 变换 这 数据 框架 信息 输出 在 这
m1/rdata
(读 数据) 管脚. 便条 那 这 逻辑 极性 是
总是 inverted, 一个 零 在 配置 变为 一个 一个 在
readback, 和 恶行 对抗. 便条 也 那 各自 readback
框架 有 一个 开始 位 (读 后面的 作 一个 一个) 但是, 不像 在
配置, 各自 readback 框架 有 仅有的 一个 停止 位
(读 后面的 作 一个 零). 这 第三 leading dummy 位 men-
tioned 在之上 能 是 考虑 这 开始 位 的 这 第一
框架. 所有 数据 frames 必须 是 读 后面的 至 完全 这
处理 和 返回 这 模式 选择 和 cclk 管脚 至 它们的
正常的 功能.
readback 数据 包含 这 电流 状态 的 各自 clb
flip-flop, 各自 输入 flip-flop 或者 获得, 和 各自 设备 垫子.
这些 数据 是 imbedded 在 unused 配置 位
positions 在 readback. 这个 状态 信息 是 使用
用 这 开发 系统 在-电路 verifier 至 提供
visibility 在 这 内部的 运作 的 这 逻辑 当 这
系统 是 运行. 至 readback 一个 uniform 时间-样本 的
所有 存储 elements, 它 将 是 需要 至 inhibit 这 sys-
tem 时钟.
Reprogram
至 initiate 一个 re-程序编制 循环, 这 双-函数 管脚
完毕/prog
必须 是 给 一个 高-至-低 转变. 至
减少 敏锐的 至 噪音, 这 输入 信号 是 filtered 为 二
循环 的 这 fpga 内部的 定时 发生器. 当 repro-
gram begins, 这 用户-可编程序的 i/o 输出 缓存区 是
无能 和 高-阻抗 拉-ups 是 提供 为 这
包装 管脚. 这 设备 returns 至 这 clear 状态 和
clears 这 配置 记忆 在之前 它 indicates ‘initial-
ized’. 自从 这个 clear 运作 使用 碎片-单独的 inter-
nal 定时, 这 主控 might 完全 这 clear 运作
和 然后 开始 配置 在之前 这 从动装置 有 完成
这 clear 运作. 至 避免 这个 问题, 这 从动装置 init
管脚 必须 是 和-连线的 和 使用 至 强迫 一个 重置在 这
主控 (看图示 25). reprogram 控制 是 常常 imple-
mented 使用 一个 外部 打开-集电级 驱动器 这个 pulls
完毕/prog
低. once 一个 稳固的 要求 是 公认的,
这 完毕/prog
管脚 是 使保持 低 直到 这 新 configura-
tion 有 被 完成. 甚至 如果 这 re-程序 要求 是
externally 使保持 低 在之外 这 配置 时期, 这
fpga 将 begin 运作 在之上 completion 的 configura-
tion.
完毕 拉-向上
完毕/prog是 一个 打开-流 i/o 管脚 那 indicates 这
fpga 是 在 这 运算的 状态. 一个 optional 内部的
拉-向上 电阻 能 是 使能 用 这 用户 的 这 开发-
ment 系统. 这 完毕/prog
管脚 的 多样的 fpgas 在
一个 daisy-chain 将 是 连接 一起 至 表明 所有 是
完毕 或者 至 直接 它们 所有 至 reprogram.
完毕 定时
这 定时 的 这 完毕 状态 信号 能 是 控制 用
一个 选择 至 出现 也 一个 cclk 循环 在之前, 或者 之后, 这
输出 going 起作用的. 看图示 22. 这个 facilitates 控制
的 外部 功能 此类 作 一个 prom 使能 或者 支持 一个
系统 在 一个 wait 状态.
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