R
十一月 9, 1998 (版本 3.1) 7-25
xc3000 序列 地方 可编程序的 门 arrays
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配置 定时
这个 部分 describes 这 配置 模式 在 detail.
主控 串行 模式
在 主控 串行 模式, 这 cclk 输出 的 这 含铅的 fpga
驱动 一个 xilinx 串行 prom 那 feeds 这 din 输入. 各自
rising 边缘 的 这 cclk 输出 increments 这 串行
prom 内部的 地址 计数器. 这个 puts 这 next 数据 位
在 这 sprom 数据 输出, 连接 至 这 din 管脚. 这
含铅的 fpga accepts 这个 数据 在 这 subsequent rising
cclk 边缘.
这 含铅的 fpga 然后 presents 这 preamble 数据 (和 所有
数据 那 overflows 这 含铅的 设备) 在 它的 dout 管脚. 那里
是 一个 内部的 延迟 的 1.5 cclk 时期, 这个 意思 那
dout 改变 在 这 下落 cclk 边缘, 和 这 next
设备 在 这 daisy-chain accepts 数据 在 这 subsequent
rising cclk 边缘.
这 sprom ce 输入 能 是 驱动 从 也 ldc
或者
完毕. 使用 ldc
避免 潜在的 contention 在 这 din
管脚, 如果 这个 管脚 是 配置 作 用户-i/o, 但是 ldc
是 然后
restricted 至 是 一个 permanently 高 用户 输出. 使用
完毕 也 避免 contention 在 din, 提供 这 early
完毕 选项 是 invoked.
x5989_01
CE
一般-
目的
用户 i/o
管脚
M0 M1 PWRDWN
DOUT
M2
HDC
其它
i/o 管脚
重置
DIN
CCLK
数据
CLK
+5 v
•
•
•
•
•
oe/重置
XC3000
FPGA
设备
d/p
SCP
CEO
倾泻
串行
记忆
LDC
INIT
XC17xx
重置
从动装置 lcas 和 完全同样的
配置
在 配置
这 5 k
Ω
m2 拉-向下
电阻 克服 这
内部的 拉-向上,
但是 它 准许 m2 至
是 用户 i/o.
(低 resets 这 xc17xx 地址 pointer)
至 cclk 的 optional
V
CC
V
PP
+5 v
daisy-chained lcas 和
不同的 配置
至 din 的 optional
如果 readback 是
使活动, 一个
5-k
Ω
电阻 是
必需的 在
序列 和 m1
*
*
CE
数据
CLK
oe/重置
daisy-chained lcas 和
不同的 配置
至 cclk 的 optional
从动装置 lcas 和 完全同样的
配置
至 din 的 optional
INIT
+5V
图示 23: 主控 串行 模式 电路 图解
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