R
十一月 9, 1998 (版本 3.1) 7-29
xc3000 序列 地方 可编程序的 门 arrays
7
附带的 模式
附带的 模式 使用 这 trailing 边缘 的 这 逻辑 和
情况 的 这 cs0
, cs1, cs2, 和 ws输入 至 接受
字节-宽 数据 从 一个 微处理器 总线. 在 这 含铅的
fpga, 这个 数据 是 承载 在 一个 翻倍-缓冲 uart-像
并行的-至-串行 转换器 和 是 serially shifted 在 这
内部的 逻辑. 这 含铅的 fpga presents 这 preamble 数据
(和 所有 数据 那 overflows 这 含铅的 设备) 在 这 dout
管脚.
这 准备好/busy 输出 从 这 含铅的 设备 acts 作 一个
handshake 信号 至 这 微处理器. rdy/busy
变得
低 当 一个 字节 有 被 received, 和 变得 高 又一次
当 这 字节-宽 输入 缓存区 有 transferred 它的 informa-
tion 在 这 变换 寄存器, 和 这 缓存区 是 准备好 至 receive
新 数据. 这 长度 的 这 busy
信号 取决于 在 这
activity 在 这 uart. 如果 这 变换 寄存器 had 被 empty
当 这 新 字节 是 received, 这 busy
信号 lasts 为
仅有的 二 cclk 时期. 如果 这 变换 寄存器 是 安静的 全部
当 这 新 字节 是 received, 这 busy
信号 能 是
作 长 作 nine cclk 时期.
便条 那 之后 这 last 字节 有 被 entered, 仅有的 七
的 它的 位 是 shifted 输出. cclk 仍然是 高 和 dout
equal 至 位 6 (这 next-至-last 位) 的 这 last 字节 entered.
X5991
地址
总线
数据
总线
D0–7
地址
DECODE
逻辑
CS0
...
rdy/busy
WS
重置
...
其它
i/o 管脚
D0–7 CCLK
DOUT
M2
HDC
LDC
FPGA
一般-
目的
用户 i/o
管脚
d/p
M0 M1 PWR
DWN
+5 v
CS2
CS1
控制
信号
8
INIT
REPROGRAM
+5 v
5 k
Ω
*
如果 readback 是
使活动, 一个
5-k
Ω
电阻 是
必需的 在 序列
和 m1
*
OPTIONAL
daisy-chained
fpgas 和 不同的
配置
OC
图示 27: 附带的 模式 电路 图解
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