spartan 和 spartan-xl families 地方 可编程序的 门 arrays
ds060 (v1.6) 九月 19, 2001
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产品 规格
1-800-255-7778
R
主控 串行 模式
这 主控 串行 模式 使用 一个 内部的 振荡器 至 gener-
ate 一个 配置 时钟 (cclk) 为 驱动 潜在的 从动装置
设备 和 这 xilinx 串行-配置 prom
(sprom). 这 cclk 速 是 可选择的 作 也 1 MHz
(default) 或者 8 mhz. 配置 总是 星ts 在 这 default
慢 频率, 然后 能 转变 至 这 高等级的 频率 dur-
ing 这 第一 框架. 频率 容忍 是
–
50% 至 +25%.
在 主控 串行 模式, 这 cclk 输出 的 这 设备 驱动
一个 xilinx sprom 那 feeds 这 fpga din 输入. 各自 rising
边缘 的 这 cclk 输出 increments 这 串行 prom inter-
nal 地址 计数器. 这 next 数据 位 是 放 在 这 sprom
数据 输出, 连接 至 这 fpga din 管脚. 这 fpga
accepts 这个 数据 在 这 subsequent rising cclk 边缘.
当 使用 在 一个 daisy-chain 配置 这 主控 串行
fpga 是 放置 作 这 第一 设备 在 这 chain 和 是
涉及 至 作 这 含铅的 fpga. 这 含铅的 fpga presents 这
preamble 数据, 和 所有 数据 那 overflows 这 含铅的 设备,
在 它的 dout 管脚. 那里 是 一个 内部的 pipeline 延迟 的 1.5
cclk 时期, 这个 意思 那 dout 改变 在 这
下落 cclk 边缘, 和 这 next fpga 在 这 daisy chain
accepts 数据 在 这 subsequent rising cclk 边缘. 看 这
定时 图解 在图示 24.
在 这 bitstream 一代 软件, 这 用户 能 具体说明
快 配置 比率, 这个, 开始 一些 位 在 这
第一 框架, 增加 这 cclk 频率 用 一个 因素 的
第八. 为 真实的 定时 值 请 谈及 至 这 specifica-
tion 部分. 是 确信 那 这 串行 prom 和 slaves 是
快 足够的 至 support 这个 数据 比率. 设备 此类 作
xc3000a 和 xc3100a 做 不 支持 这 快 configura-
tion 比率 选项.
这 sprom ce 输入 能 是 驱动 从 也 ldc
或者
完毕. 使用 ldc
避免 潜在的 contention 在 这 din
管脚, 如果 这个 管脚 是 配置 作 用户 i/o, 但是 ldc
是 然后
restricted 至 是 一个 permanently 高 用户 输出 之后 config-
uration. 使用 完毕 能 也 避免 contention 在 din, pro-
vided 这 early 完毕 选项 是 invoked.
图示 25显示 一个 全部 主控/从动装置 系统. 这 leftmost
设备 是 在 主控 串行 模式, 所有 其它 设备 在 这
chain 是 在 从动装置 串行 模式.
从动装置 串行 模式
在 从动装置 串行 模式, 这 fpga receives 串行 configura-
tion 数据 在 这 rising 边缘 的 cclk 和, 之后 加载 它的
配置, passes 额外的 数据 输出, resynchronized
在 这 next 下落 边缘 的 cclk.
在 这个 模式, 一个 外部 信号 驱动 这 cclk 输入 的 这
fpga (大多数 常常 从 一个 主控 串行 设备). 这 串行
配置 bitstream 必须 是 有 在 这 din 输入 的
这 含铅的 fpga 一个 短的 建制 时间 在之前 各自 rising cclk
边缘.
这 含铅的 fpga 然后 presents 这 preamble 数据
—
和 所有
数据 那 overflows 这 含铅的 设备
—
在 它的 dout 管脚. 那里
是 一个 内部的 延迟 的 0.5 cclk 时期, 这个 意思 那
dout 改变 在 这 下落 cclk 边缘, 和 这 next
fpga 在 这 daisy chain accepts 数据 在 这 subsequent
rising cclk 边缘.
图示 25显示 一个 全部 主控/从动装置 系统. 一个 spartan/xl
设备 在 从动装置 串行 模式 应当 是 连接 作 显示
在 这 第三 设备 从 这 left.
图示 24:
主控 串行 模式 程序编制 切换 特性
串行 数据 在
CCLK
(输出)
串行 dout
(输出)
T
DSCK
n n + 1 n + 2
n
–
3n
–
2n
–
1n
T
CKDS
ds060_24_080400
注释:
1. 在 电源-向上, v
CC
必须 上升 从 2.0v 至 v
CC
最小值 在 较少 比 25 ms, 否则
延迟 配置 用 拉 程序低 直到 v
CC
是 有效的.
2. 主控 串行 模式 定时 是 为基础 在 测试 在 从动装置 模式.
标识 描述 最小值 单位
CCLK
T
DSCK
din 建制 20 ns
T
CKDS
din 支撑 0 ns
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