spartan 和 spartan-xl families 地方 可编程序的 门 arrays
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ds060 (v1.6) 九月 19, 2001
1-800-255-7778
产品 规格
R
从动装置 串行 是 这 default 模式 如果 这 模式 管脚 是 left
unconnected, 作 它们 有 弱 拉-向上 电阻器 在
配置.
多样的 从动装置 设备 和 完全同样的 配置 能 是
连线的 和 并行的 din 输入. 在 这个 方法, 多样的 设备
能 是 配置 同时发生地.
串行 daisy chain
多样的 设备 和 不同的 配置 能 是 con-
nected 一起 在 一个 "daisy chain," 和 一个 单独的 联合的
bitstream 使用 至 配置 这 chain 的 从动装置 设备.
至 配置 一个 daisy chain 的 设备, 线 这 cclk 管脚 的
所有 设备 在 并行的, 作 显示 在图示 25. 连接 这
dout 的 各自 设备 至 这 din 的 这 next. 这 含铅的 或者
主控 fpga 和 下列的 slaves 各自 passes resynchro-
nized 配置 数据 coming 从 一个 单独的 源. 这
标头 数据, 包含 这 长度 计数, 是 passed 通过
和 是 captured 用 各自 fpga 当 它 recognizes 这 0010
preamble. 下列的 这 长度-计数 数据, 各自 fpga 输出-
puts 一个 高 在 dout 直到 它 有 received 它的 必需的 num-
ber 的 数据 frames.
之后 一个 fpga 有 received 它的 配置 数据, 它 passes
在 任何 额外的 框架 星t 位 和 配置 数据 在
dout. 当 这 总的 号码 的 配置 clocks
应用 之后 memory initialization 相等 这 值 的 这
24-位 长度 计数, 这 fpgas begin 这 开始-向上 sequence
和 变为 运算的 一起. fpga i/o 是 正常情况下
released 二 cclk 循环 之后 这 last 配置 位 是
received.
这 daisy-chained bitstream 是 不 simply 一个 concatenation
的 这 单独的 bitstreams. 这 prom 文件 formatter 必须
是 使用 至 联合的 这 bitstreams 为 一个 daisy-chained con-
figuration.
图示 25:
主控/从动装置 串行 模式 电路 图解
Spartan
主控
Seria
l
Spartan
从动装置
FPGA
从动装置
xilinx sprom
程序
便条:
m2, m1, m0 能 是 短接
至 v
CC
如果 不 使用 作 i/o
模式
DOUT
CCLK
CLK
V
CC
V
CC
+5V
数据
CE
CEO
V
PP
重置/oe
完毕
DIN
LDC
INIT INIT
完毕
程序
程序
d/p
INIT
重置
CCLK
DIN
CCLK
DIN
DOUT DOUT
模式
M1
M0
M2
(低 重置 选项 使用)
3.3k
3.3k
3.3k
3.3k
ds060_25_061301
n/c
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