spartan 和 spartan-xl families 地方 可编程序的 门 arrays
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ds060 (v1.6) 九月 19, 2001
1-800-255-7778
产品 规格
R
配置 sequence
那里 是 四 主要的 步伐 在 这 spartan/xl 电源-向上 con-
figuration sequence.
•
配置 记忆 clear
•
Initialization
•
配置
•
星t-向上
这 全部 处理 是 illustrated 在图示 30.
配置 记忆 clear
当 电源 是 第一 应用 或者 是 reapplied 至 一个 fpga, 一个
内部的 电路 forces initialization 的 这 配置 逻辑.
当 v
CC
reaches 一个 运算的 水平的, 和 这 电路
passes 这 写 和 读 测试 的 一个 样本 一双 的 configu-
限定 位, 一个 时间 延迟 是 星ted. 这个 时间 延迟 是 nomi-
nally 16 ms. 这 延迟 是 四 时间 作 长 当 在 主控
串行 模式 至 准许 ample 时间 为 所有 slaves 至 reach 一个 sta-
ble v
CC
. 当 所有 init管脚 是 系 一起, 作 recom-
mended, 这 longest 延迟 takes precedence. 因此,
设备 和 不同的 时间 延迟 能 容易地 是 mixed 和
matched 在 一个 daisy chain.
这个 延迟 是 应用 仅有的 在 电源-向上. 它 是 不 应用
当 reconfiguring 一个 fpga 用 pulsing 这 程序
管脚
低. 在 这个 时间 延迟, 或者 作 长 作 这 程序
输入 是 asserted, 这 配置 逻辑 是 使保持 在 一个 config-
uration memory clear 状态. 这 配置-记忆
frames 是 consecutively initialized, 使用 这 内部的 oscil-
lator.
在 这 终止 的 各自 完全 通过 通过 这 框架
寻址, 这 电源-在 时间-输出 延迟 电路系统 和 这
水平的 的 这 程序
管脚 是 测试. 如果 neither 是 asserted,
这 逻辑 initiates 一个 额外的 clearing 的 这 配置
frames 和 然后 tests 这 init
输入.
Initialization
在 initialization 和 配置, 用户 管脚 hdc, ldc,
INIT
和 完毕 提供 状态 输出 为 这 系统 inter-
面向. 这 输出 ldc
, init和 完毕 是 使保持 低 和
hdc 是 使保持 高 开始 在 这 最初的 应用 的 电源.
这 打开 流 init
管脚 是 released 之后 这 最终 initializa-
tion 通过 通过 这 框架 地址. 那里 是 一个 deliber-
ate 延迟 在之前 一个 主控-模式 设备 recognizes 一个
inactive init
. 二 内部的 clocks 之后 这 init管脚 是 recog-
nized 作 高, 这 设备 样本 这 模式 管脚 至 deter-
mine 这 配置 模式. 这 适合的 接口
线条 变为 起作用的 和 这 配置 preamble 和
数据 能 是 承载.
图示 29:
电路 为 generating crc-16
0
X2
2
345678910111213 141
X15
X16
15
串行 数据 在
1 01514131211109 8 7 651111
CRC
–
CHECKSUM
last 数据 框架
开始 位
ds060_29_080400
polynomial: x16 + x15 + x2 + 1
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