ad5541/ad5542
–3–
rev. 一个
SCLK
CS
DIN
DB15
LDAC
*
DB0
t
1
*AD5542
仅有的. 将 是 系 permanently 低 如果 必需的.
t
2
t
3
t
5
t
6
t
7
t
8
t
9
t
11
t
4
t
10
t
12
图示 1. 定时 图解
定时 特性
1,
2
限制 在 t
最小值
, t
最大值
参数 所有 版本 单位 描述
f
SCLK
25 mhz 最大值 sclk 循环 频率
t
1
40 ns 最小值 sclk 循环 时间
t
2
20 ns 最小值 sclk 高 时间
t
3
20 ns 最小值 sclk 低 时间
t
4
15 ns 最小值
CS
低 至 sclk 高 建制
t
5
15 ns 最小值
CS
高 至 sclk 高 建制
t
6
35 ns 最小值 sclk 高 至
CS
低 支撑 时间
t
7
20 ns 最小值 sclk 高 至
CS
高 支撑 时间
t
8
15 ns 最小值 数据 建制 时间
t
9
0 ns 最小值 数据 支撑 时间
t
10
30 ns 最小值
LDAC
Pulsewidth
t
11
30 ns 最小值
CS
高 至
LDAC
低 建制
t
12
30 ns 最小值
CS
高 时间 在 起作用的 时期
注释
1
有保证的 用 设计. 不 生产 测试.
2
样本 测试 在 最初的 释放 和 之后 任何 redesign 或者 处理 改变 那 将 影响 这个 参数. 所有 输入 信号 是 量过的 和 tr = tf = 5␣ ns (10% 至
90% 的 v
DD
) 和 安排时间 从 一个 电压 水平的 的 (v
IL
+ v
IH
)/2.
specifications 主题 至 改变 没有 注意.
(v
DD
= 5 v
5%, v
REF
= 2.5 v, agnd = dgnd = 0 v. 所有 specifications t
一个
= t
最小值
至 t
最大值,
除非
否则 指出.)
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