ad5541/ad5542
–5–
rev. 一个
ad5541 管脚 函数 描述
Mnemonic 管脚 非. 描述
V
输出
1 相似物 输出 电压 从 这 dac.
AGND 2 地面 涉及 要点 为 相似物 电路系统.
REF 3 这个 是 这 电压 涉及 输入 为 这 dac. 连接 至 外部 2.5 v 涉及.
涉及 能 范围 从 2 v 至 v
DD
.
CS
4 这个 是 一个 逻辑 输入 信号. 这 碎片 选择 信号 是 使用 至 框架 这 串行 数据 输入.
SCLK 5 时钟 输入. 数据 是 clocked 在 这 输入 寄存器 在 这 rising 边缘 的 sclk. 职责 循环
必须 是 在 40% 和 60%.
DIN 6 串行 数据 输入. 这个 设备 accepts 16-位 words. 数据 是 clocked 在 这 输入 寄存器 在
这 rising 边缘 的 sclk.
DGND 7 数字的 地面. 地面 涉及 为 数字的 电路系统.
V
DD
8 相似物 供应 电压, 5 v
±
10%.
Mnemonic 管脚 非. 描述
RFB 1 反馈 电阻. 在 双极 模式 连接 这个 管脚 至 外部 运算 放大 输出.
V
输出
2 相似物 输出 电压 从 这 dac.
AGNDF 3 地面 涉及 要点 为 相似物 电路系统 (强迫).
AGNDS 4 地面 涉及 要点 为 相似物 电路系统 (sense).
REFS 5 这个 是 这 电压 涉及 输入 (sense) 为 这 dac.连接 至 外部2.5 v 涉及.
涉及 能 范围 从 2 v 至 v
DD
.
REFF 6 这个 是 这 电压 涉及 输入 (强迫) 为 这 dac. 连接 至 外部 2.5 v 涉及.
涉及 能 范围 从 2 v 至 v
DD
.
CS
7 这个 是 一个 逻辑 输入 信号. 这 碎片 选择 信号 是 使用 至 框架 这 串行 数据 输入.
SCLK 8 时钟 输入. 数据 是 clocked 在 这 输入 寄存器 在这 rising 边缘 的 sclk. 职责 循环
必须 是 在 40% 和 60%.
NC 9 非 连接.
DIN 10 串行 数据 输入. 这个 设备 accepts 16-位 words. 数据 是 clocked 在 这 输入 寄存器 在
这 rising 边缘 的 sclk.
LDAC
11
LDAC
输入. 当 这个 输入 是 带去 低, 这 dac 寄存器 是 同时发生地 updated 和
这 内容 的 这 输入 寄存器.
DGND 12 数字的 地面. 地面 涉及 为 数字的 电路系统.
INV 13 连接 至 这 内部的 范围调整 resistors 的 这 dac. 连接 inv 管脚 至 外部 运算 放大器
反相的 输入 在 双极 模式.
V
DD
14 相似物 供应 电压, 5 v
±
10%.
ad5542 管脚 函数 描述
ad5541 管脚 配置
SOIC
顶 视图
(不 至 规模)
8
7
6
5
1
2
3
4
V
输出
AGND
REF
V
DD
DGND
DIN
SCLK
CS
AD5541
ad5542 管脚 配置
SOIC
顶 视图
(不 至 规模)
14
13
12
11
10
9
8
1
2
3
4
5
6
7
nc = 非 连接
RFB
V
输出
AGNDF
AGNDS
REFS
REFF
CS
V
DD
INV
DGND
LDAC
DIN
NC
SCLK
AD5542
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