AD654
–10–
rev. b
8
7
6
5
1
2
3
4
AD654
68k
1k
V
在
(0v 至 1v)
C
T
100pF
+5V
0.1
F
0.1
F
R
T
= 1k
+
–
一个
J270
J270
Q1
Q2
最小
距离
+15V
V1
68k
V2
10
F
10
F
+
5.9k
1%
(
2)
R7
8.2
最小
距离
0.1
F
10
F
D
–5V
V3
a3-一个
a3-b
18
470pF
a3-c
a3-d
V4
a3 = 74ls86
A2
LM360
D
10
F
0.1
F
+15V
图示 13. 2 mhz, 频率 doubling v/f
运作 在 高等级的 输出 发生率
运作 的 这 ad654 通过 这 常规的 输出 (管脚 1 和
2) 是 速 限制 至 大概 500 khz 为 reasons 的 ttl
逻辑 兼容性. 虽然 这 输出 平台 将 变为
速 limited, 这 多谐振荡器 核心 它自己 是 能 至 oscillate 至
1 mhz 或者 更多. 这 设计者 将 引领 有利因素 的 这个 特性 在
顺序 至运作 这 设备 在 frequencies 在 excess 的 500 khz.
图示 13 illustrates 这个 和 一个 电路 offering 2 mhz 全部 规模.
在 这个 电路 这 ad654 是 运作 在 一个 全部 规模 (fs) 的 1 毫安,
和 一个 c
T
的 100 pf. 这个 achieves 一个 基本 设备 fs 频率
的 1 mhz 横过 c
T
. 这 p 频道 jfets, q1 和 q2, 缓存区
这 差别的 定时 电容 波形 至 一个 低 阻抗
水平的 在哪里 这 推-拉 信号 是 然后 交流 结合 至 这 高 速
比较器 a2. hysteresis 是 使用, 通过 r7, 为 nonambiguous
切换 和 至 eliminate 这 振动 这个 would 其它-
wise 出现 在 低 发生率.
这 网 结果 的 这个 是 一个 非常 高 速 电路 这个 做 不
compromise 这 ad654 动态 范围. 这个 是 一个 结果 的 这 场效应晶体管
缓存区 典型地 having 仅有的 一个 few pa 的 偏差 电流. 这 高
终止 动态 范围 是 限制, 不管怎样, 用 parasitic 包装 和
布局 capacitances 在 调往 和 c
T
, 作 好 作 那些 从 各自 node
至 交流 地面. 降低 这 含铅的 长度 在 a2–6/a2–7 和
q1/q2 在 pc 布局 将 帮助. 一个 地面 平面 将 也 帮助
稳固. figure 14 显示 这 波形 v1–v4 建立 在 这
各自的 点 显示 在 图示 13.
这 输出 的 这 比较器 是 一个 complementary 正方形的 波
在 1 mhz fs. 不像 脉冲波 train 输出 v/f 转换器, 各自
half-循环 的 这 ad654 输出 conveys 信息 关于 这
输入. 因此 它 是 可能 至 计数 edges, 相当 比 全部 循环
的 这 输出, 和 翻倍 这 有效的 输出 频率. 这
xor 门 下列的 a2 acts 作 一个 边缘 探测器 producing 一个 短的
脉冲波 为 各自 输入 状态 转变. 这个 effectively doubles 这
v/f fs 频率 至 2 mhz. 这 最终 结果 是 一个 1 v 全部-规模
输入 v/f 和 一个 2 mhz 全部-规模 输出 能力; 典型
非线性 是 0.5%.
100
90
10
0%
500ns
2V 5V
2V 5V
2V
0
2V
0
5V
0
5V
0
V1
V2
V3
V4
图示 14. 波形 的 2 mhz 频率 doubler
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