AD676
rev. 一个
–14–
微处理器 接口
这 ad676 是 ideally suited 为 使用 在 两个都 传统的 直流 mea-
surement 产品 支承的 一个 微处理器, 和 在 交流
信号 处理 产品 接合 至 一个 数字的 信号 pro-
cessor. 这 ad676 是 设计 至 接口 和 一个 16-位 数据
总线, 供应 所有 输出 数据 位 在 一个 单独的 读 循环. 一个 vari-
ety 的 外部 缓存区, 此类 作 74hc541, 能 是 使用 和 这
ad676 至 提供 3-状态 输出, 高 驱动 能力, 和
至 阻止 总线 噪音 从 连接 在 这 模数转换器. 这 下列的
sections illustrate 这 使用 的 这 ad676 和 一个 代表
数字的 信号 处理器 和 微处理器. 这些 电路 pro-
vide 一般 接口 practices 这个 是 适用 至 其它
处理器 choices.
adsp-2101
图示 10a 显示 这 ad676 连接 至 这 adsp-2101 dsp
处理器. 这 ad676 缓存区 是 编排 在 这 adsp-2101’s
记忆 空间, 需要 一个 wait 状态 当 使用 一个 12.5 mhz
处理器 时钟.
这 下落 边缘 的 busy 中断 这 处理器, 表明
那 新 数据 是 准备好. 这 adsp-2101 automatically jumps 至
这 适合的 维护 routine 和 minimal overhead. 这 在-
terrupt routine 然后 instructs 这 处理器 至 读 这 新 数据
使用 一个 记忆 读 操作指南.
A0
A13
d8 – d23
adsp-2101
IRQ2
RD
DMS
解码器
CS
地址 总线
y1 – y8
a1 – a3
74HC541
G1
G2
y1 – y8
a1 – a3
74HC541
G1
G2
BUSY
位 1 – 位 16
AD676
16
8
8
8
16
8
图示 10a.
图示 10b 显示 电路系统 这个 将 是 包含 用 一个 典型
地址 解码器 为 这 输出 缓存区. 在 这个 情况, 一个 数据
记忆 进入 至 任何 地址 在 这 范围 3000h 至 37ffh
将 结果 在 这 输出 缓存区 正在 使能.
这 ad676 clk 和 样本 能 是 发生 用 dividing
向下 这 系统 时钟 作 描述 早期 (图示 3), 或者 如果 这
adsp-2101 串行 端口 clocks 是 不 正在 使用, 它们 能 是
编写程序 至 发生 clk 和 样本.
A13
A12
A11
DMS
CS
图示 10b.
80286
这 80286 16-位 微处理器 能 是 连接 至 一个 buff-
ered ad676 没有 任何 一代 的 wait states. 作 seen 在
图示 11, busy 能 是 使用 两个都 至 控制 这 ad676 时钟
和 至 alert 这 处理器 当 新 数据 是 准备好. 在 这 系统
显示, 这 80286 应当 是 配置 在 一个 边缘 triggered, di-
rect 中断 模式 (整体的 控制 提供 这 中断
vector). 自从 这 80286 做 不 获得 中断 信号, 这 在-
terrupt needs 至 是 内部 acknowledged 在之前 busy 变得
高 又一次 在 这 next ad676 转换 (busy = 0).
取决于 在 whether 这 ad676 缓存区 是 编排 在
记忆 或者 1/0 空间, 这 中断 维护 routine 将 读 这
数据 用 使用 也 这 mov 或者 这 在 操作指南. 至 是 能
至 读 所有 这 16 位 在 once, 和 因此 增加 这 80286’s
效率, 这 缓存区 应当 是 located 在 一个 甚至 地址.
ad0 – ad15
ALE
CLKOUT
int 0
80286
RD
pcso – 6
S2
解码器
CS
16
y1 – y8
a1 – a8
74HC541
G1
G2
y1 – y8
a1 – a8
74HC541
G1
G2
8
8
分隔物
D
CLR
Q
Q
D
CLR
Q
Q
74HC04
74HC74
bit1 – bit16
样本
CLK
BUSY
AD676
2MHz
16
8
8
图示 11.
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