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资料编号:929390
 
资料名称:MC145156P2
 
文件大小: 718K
   
说明
 
介绍:
Parallel-Input PLL Frequency Synthesizer
 
 


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本平台电子爱好着纯手工中文简译:截至2020/5/17日,支持英文词汇500个
mc145151–2 通过 mc145158–2
MOTOROLA
27
频率 特性
(电压 references 至 v
SS
, c
L
= 50 pf, 输入 t
r
= t
f
=10 ns 除非 否则 表明)
标识 参数 测试 情况
V
DD
V
– 40
°
C 25
°
C 85
°
C
UnitSymbol 参数 测试 情况
V
DD
V
最小值 最大值 最小值 最大值 最小值 最大值
单位
f
i
输入 频率
(f
, osc
)
R
8, 一个
0, n
8
V
= 500 mv p–p
交流 结合 sine 波
3
5
9
6
15
15
6
15
15
6
15
15
MHz
R
8, 一个
0, n
8
V
= 1 v p–p 交流 结合
sine 波
3
5
9
12
22
25
12
20
22
7
20
22
MHz
R
8, 一个
0, n
8
V
= v
DD
至 v
SS
直流 结合 正方形的 波
3
5
9
13
25
25
12
22
25
8
22
25
MHz
便条: 通常地,这 plls 传播 延迟 从 f
至 mc 加 这 建制 时间 的 这预分频器 确定 这 upper 频率 限制 的 这 系统.
这 upper 频率 限制 是 建立 和 这 下列的 formula: f = p /(t
P
+ t
设置
) 在哪里 f 是 这 upper 频率 在 hz, p 是 这 更小的 的 这 双
modulus 预分频器 ratios, t
P
是 这 f
至 mc 传播 延迟 在 秒, 和 t
设置
是 这 预分频器 建制 时间 在 秒.
例子, 和 一个 5 v 供应, 这 f
至 mc 延迟 是 70 ns. 如果 这 mc12028a 预分频器 是 使用, 这 建制 时间 是 16 ns. 因此, 如果 这 64/65
比率是 使用, 这 upper 频率 限制 是 f = p / (t
P
+ t
设置
) = 64/(70 + 16) = 744 mhz.
V
H
= 高 电压 水平的.
V
L
= 低 电压 水平的.
* 在 这个 要点, 当 两个都 f
R
和 f
V
是 在 阶段, 这 输出 是 强迫 至 near mid–supply.
便条: PD
输出
发生 错误 脉冲 在 out–of–lock 情况. 当 锁 在 阶段 和 频率 这 输出 是 高
这 电压 在 这个 管脚 是 决定 用 这 low–pass 过滤 电容.
f
R
涉及
OSC
÷
R
f
V
反馈
(f
÷
n)
PD
输出
φ
R
φ
V
LD
*
V
H
V
L
V
H
V
L
V
H
高 阻抗
V
H
V
L
V
H
V
L
V
H
V
L
V
L
图示 9. 阶段 探测器/锁 探测器 输出 波形
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