ad1878/ad1879
rev. 0
–13–
数据 输出
bck 输出 (64•f
S
)
时钟 输入
lrck 输出
wck 输入
PREVIOUS 新
1
t
DLYCK
t
WSET
t
WHLD
t
dlyd,msb
MSB MSB–2MSB–1
t
DLYD
t
DLYD
t
DLYCK
t
DLYCK
t
DLYCK
ZEROS
W+1 W+2 W+3W
图示 16. ad1878/ad1879 主控 模式 时钟 定时: wck 输入
数据 输出
bck 输入 (64•f
S
)
时钟 输入
lrck 输入
wck 输入
t
HLD
t
设置
L+1L W+1 W+2 W+3W
t
WSET
t
WHLD
t
dlyd,msb
MSB MSB–2MSB–1
t
DLYD
t
DLYD
t
设置
t
设置
t
HLD
B+1 B+2B B+3
L+30 L+31
t
HLD
ZEROS
图示 17. ad1878/ad1879 从动装置 模式 定时
为 从动装置 模式, 这 文字 时钟 (wck) 输入 有 这 一样
建制 时间 必要条件, t
WSET
, 至 这 rising 边缘 的 主控
时钟 (时钟 在 “w” ) 作 在 图示 16 和 一个 相应的
支撑 时间, t
WHLD
, 从 这 rising 边缘 的 时钟 (w+3) 之后
这 建制 边缘. 这 msb 的 这 数据 输出 将 是 delayed
从 一个 下落 边缘 的 主控 时钟 (时钟) 用 t
dlyd,msb
.
subsequent 位 的 这 数据 输出 在 contrast 将 是 delayed
从 一个 rising 边缘 的 主控 时钟 (时钟) 用 t
DLYD
.
同步 多样的 ad1878/ad1879s
多样的 ad1878/ad1879s 能 是 同步 也 用
制造 所有 ad1878/ad1879s 串行 端口 slaves 或者 用 制造
一个 ad1879 这 串行 端口 主控 和 所有 其它 ad1879s
slaves. 这些 二 选项 是 illustrated 在 图示 18.
作 一个 第三 alternative, 它 是 可能 至 同步 多样的 mas-
ters 所有 在 主控 mode—word 时钟 输出 模式. 看 这
“reset” discussion 在之上 在 这 “operating features” 部分
为 定时 仔细考虑.
ad1878/ad1879 至 dsp56001 接口
这 18-位 ad1878/ad1879 能 是 连接 quite simply 至
这 dsp56001 数字的 信号 处理器. 图示 19 illustrates
一个 method 的 连接. 在 这个 implementation, 这 ad1878/
ad1879 是 配置 至 运作 在 64-位 主控 模式 和
文字 时钟 输出. 因此, 这 ad1878/ad1879 是 这 主控
的 这 串行 接口. 这 ad1878/ad1879 运作 indepen-
dently 从 这 ds
µ
ps 时钟. 这 dsp56001 串行 端口 是
配置 至 运作 在 同步的 模式 和 这 ad1878/
ad1879 连接 至 它的 同步的 串行 接口 (ssi) 端口.
时钟
源
#1
AD1879
主控 模式
CLK
数据
BCK
WCK
LRCK
#2
AD1879
从动装置 模式
CLK
数据
BCK
WCK
LRCK
#N
AD1879
从动装置 模式
CLK
数据
BCK
WCK
LRCK
时钟
源
#1
AD1879
从动装置 模式
CLK
数据
BCK
WCK
LRCK
#2
AD1879
从动装置 模式
CLK
数据
BCK
WCK
LRCK
#N
AD1879
从动装置 模式
CLK
数据
BCK
WCK
LRCK
图示 18. 同步 多样的 ad1878/ad1879s
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