rev. 0–4–
ad5530/ad5531
(v
DD
= 10.8 v 至 16.5 v, v
SS
= –10.8 v 至 –16.5 v; 地 = 0 v;
R
L
= 5 k
Ω
和 c
L
= 220 pf 至 地. 所有 规格 t
最小值
至 t
最大值
, 除非 否则 指出.)
SCLK
同步
SDIN
LDAC
*
CLR
*
LDAC
将 是 系 permanently 低 如果 必需的
t
1
DB15 DB14 DB11 DB0
MSB LSB
t
4
t
6
t
7
t
8
t
12
t
9
t
10
t
11
t
5
t
3
t
2
图示 1. 定时 图解 为 standalone 模式
standalone 定时 特性
1, 2
参数 限制 在 t
最小值
, t
最大值
单位 描述
f
最大值
7 mhz 最大值 sclk 频率
t
1
140 ns 最小值 sclk 循环 时间
t
2
60 ns 最小值 sclk 低 时间
t
3
60 ns 最小值 sclk 高 时间
t
4
50 ns 最小值
同步
至 sclk 下落 边缘 建制 时间
t
5
40 ns 最小值 sclk 下落 边缘 至
同步
rising 边缘
t
6
50 ns 最小值 最小值
同步
高 时间
t
7
40 ns 最小值 数据 建制 时间
t
8
15 ns 最小值 数据 支撑 时间
t
9
5 ns 最小值
同步
高 至
LDAC
低
t
10
50 ns 最小值
LDAC
Pulsewidth
t
11
5 ns 最小值
LDAC
高 至
同步
低
t
12
50 ns 最小值
CLR
Pulsewidth
1
有保证的 用 设计. 不 生产 测试.
2
样本 测试 在 最初的 释放 和 之后 任何 redesign 或者 处理 改变 那 将 影响 这个 参数. 所有 输入 信号 是 量过的 和 tr = tf = 5 ns
(10% 至 90% 的 v
DD
) 和 安排时间 从 一个 电压 水平的 的 (v
IL
+V
IH
)/2.
规格 主题 至 改变 没有 注意.