rev. 一个
–12–
ad7834/ad7835
这 v
REF
管脚 应当 从不 是 允许 至 float 当 电源 是
应用 至 这 部分. (v
REF
(+) 应当 从不 是 允许 至 go
在下 v
REF
(–)–0.3 v. v
REF
(–) 应当 从不 是 允许 至 go
在下 v
SS
–0.3 v. v
DD
应当 从不 是 允许 至 go 在下
V
CC
–0.3 v.
在 一些 系统 它 将 是 需要 至 introduce 一个 或者 更多
肖特基 二极管 在 管脚 至 阻止 这 在之上 situations
产生 在 电源-在. 这些 二极管 是 显示 在 图示 19. 如何-
总是 在 大多数 系统, 和 细致的 仔细考虑 给 至 电源
供应 sequencing, 这 在之上 rules 将 是 adhered 至 和 pro-
tection 二极管 won’t 是 需要.
V
REF
(+)
V
REF
(–)
AD7834
*
*
额外的 管脚 omitted 为 clarity
SD103C
1N5711
1N5712
图示 19. 电源-在 保护
微处理器 接合
ad7834 至 80c51 接口
一个 串行 接口 在 这 ad7834 和 这 80c51 微观的-
控制 是 显示 在 图示 20. txd 的 这 80c51 驱动
sclk 的 这 ad7834 当 rxd 驱动 这 串行 数据 线条 的
这 部分.
这 80c51 提供 这 lsb 的 它的 sbuf 寄存器 作 这 第一 位
在 这 串行 数据 stream. 这 ad7834 expects 这 msb 的 这
24-位 写 第一. 因此, 这 用户 将 有 至 确保 那
这 数据 在 这 sbuf 寄存器 是 arranged correctly 所以 那 这个 是
带去 在 账户. 当 数据 是 至 是 transmitted 至 这 部分,
p3.3 是 带去 低. 数据 在 rxd 是 有效的 在 这 下落 边缘 的
txd. 这 80c51 transmits 它的 数据 在 8-位 字节 和 仅有的 8
下落 时钟 edges occurring 在 这 transmit 循环. 至 加载 数据
至 这 ad7834, p3.3 是 left 低 之后 这 第一 第八 位 是
transferred. 一个 第二 字节 是 然后 transferred, 和 p3.3 安静的
保持 低. 之后 这 第三 字节 有 被 transferred, 这 p3.3
线条 是 带去 高.
CLR
LDAC
FSYNC
SCLK
DIN
p3.5
p3.4
p3.3
TXD
RXD
*
额外的 管脚 omitted 为 clarity
AD7834
*
80C51
*
图示 20. ad7834 至 80c51 接口
LDAC
和
CLR
在 这 ad7834 是 也 控制 用 80c51
端口 输出. 这 用户 能 bring
LDAC
低 之后 每 三
字节 有 被 transmitted 至 更新 这 dac 这个 有 被
编写程序. alternatively, 它 是 可能 至 wait 直到 所有 这 在-
放 寄存器 有 被 承载 (twelve 字节 transmits) 和 然后
更新 这 dac 输出.
ad7834 至 68hc11 接口
图示 21 显示 一个 串行 接口 在 这 ad7834 和 这
68hc11 微控制器. sck 的 这 68hc11 驱动 sclk 的
这 ad7834 当 这 mosi 输出 驱动 这 串行 数据 线条,
din, 的 这 ad7834. 这 fsync 信号 是 获得 从 端口
线条 pc7 在 这个 例子.
为 准确无误的 运作 的 这个 接口, 这 68hc11 应当 是
配置 此类 那 它的 cpol 位 是 一个 0 和 它的 cpha 位 是 一个 1.
当 数据 是 至 是 transferred 至 这 部分, pc7 是 带去 低.
当 这 68hc11 是 配置 像 这个, 数据 在 mosi 是 有效的
在 这 下落 边缘 的 sck. 这 68hc11 transmits 它的 串行
数据 在 8-位 字节, msb 第一. 这 ad7834 expects 这 msb
的 这 24-位 写 第一 也. 第八 下落 时钟 edges 出现 在
这 transmit 循环. 至 加载 数据 至 这 ad7834, pc7 是 left 低
之后 这 第一 第八 位 是 transferred. 一个 第二 字节 的 数据 是
然后 transmitted serially 至 这 ad7834. 然后 一个 第三 字节 是
transmitted, 和 当 这个 转移 是 完全, 这 pc7 线条 是
带去 高.
CLR
LDAC
FSYNC
SCLK
DIN
PC5
PC6
PC7
SCK
MOSI
*
额外的 管脚 omitted 为 clarity
AD7834
*
68HC11
*
图示 21. ad7834 至 68hc11 接口
在 图示 21,
LDAC
和
CLR
是 控制 用 这 pc6 和
pc5 端口 输出. 作 和 这 80c51, 各自 dac 的 这
ad7834 能 是 updated 之后 各自 三-字节 转移, 或者 else
所有 dacs 能 是 同时发生地 updated 之后 twelve 字节 有
被 transferred.
ad7834 至 adsp-2101 接口
一个 接口 在 这 ad7834 和 这 adsp-2101 是 显示
在 图示 22. 在 这 接口 显示, sport0 是 使用 至 trans-
fer 数据 至 这 部分. sport1 是 配置 为 alternate func-
tions. fo, 这 标记 输出 在 sport1, 是 连接 至
LDAC
和 是 使用 至 加载 这 dac latches. 在 这个 方法 数据 能 是
transferred 从 这 adsp-2101 至 所有 这 输入 寄存器 在 这
dac 和 这 dac latches 能 是 updated 同时发生地. 在
这 应用 显示, 这
CLR
管脚 在 这 ad7834 是 con-
trolled 用 电路系统 那 monitors 这 电源 在 这 系统.
CLR
LDAC
FSYNC
SCLK
DIN
FO
TFS
SCK
DT
*
额外的 管脚 omitted 为 clarity
AD7834
*
adsp-2101
*
电源
监控
图示 22. ad7834 至 adsp-2101 接口
这 ad7834 需要 24 位 的 串行 数据 framed 用 一个 单独的
FSYNC
脉冲波. 它 是 需要 那 这个
FSYNC
脉冲波 stays 低
直到 所有 这 数据 有 被 transferred. 这个 能 是 提供 用
这 adsp-2101 在 一个 的 二 方法. 两个都 需要 设置 这 se-
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