adsp-21365/6初步的 技术的 数据
rev. pra | 页 19 的 54 | 九月 2004
时钟 输入
时钟 信号
这 adsp-21365/6 能 使用 一个 外部 时钟 或者 一个 结晶. 看
这 clkin 管脚 描述 在表格 3 在 页 11. 这 程序-
mer 能 配置 the adsp-21365/6 至 使用 它的 内部的 时钟
发生器 用 连接 这 necessary 组件 至 clkin
和 xtal.图示 8显示 这 组件 连接 使用 为
一个 结晶 运行 在 基本的 模式. 便条 那 这 时钟
比率 是 达到 使用 一个 16.67 mhz 结晶 和 一个 pll 乘法器
比率 16:1 (cclk:clkin achieves一个 时钟 速 的 266 mhz).
至 达到 这 全部 核心 时钟 rate, programs 需要 至 配置
这 乘法器 位 在 这 pmctl 寄存器.
表格 11. 时钟 输入
参数 333 mhz 单位
最小值 最大值
定时 (所需的)东西
t
CK
clkin 时期 18
1
1
应用 仅有的 为 clkcfg1–0 = 00 和 default 值 为 pll 控制 位 在 pmctl.
TBD
2
2
应用 仅有的 为 clkcfg1–0 = 01 和 default 值 为 pll 控制 位 在 pmctl.
ns
t
CKL
clkin 宽度 低 7.5
1
TBD
2
ns
t
CKH
clkin 宽度 高 7.5
1
TBD
2
ns
t
CKRF
clkin 上升/下降 (0.4v–2.0v) TBD ns
t
CCLK
3
3
任何 改变 至 pll 控制 位 在 这 pmctl register 必须 满足 核心 时钟定时 规格 t
CCLK
.
cclk 时期 3.0
1
TBD ns
图示 7. 时钟 输入
CLKIN
t
CK
t
CKH
t
CKL
图示 8. 333 mhz 运作 (基本的 模式 结晶)
CLKIN XTAL
C1 C2
X1
便条: C1 和 C2 是 明确的 至 结晶 指定 为 x1.
联系 结晶 生产者 为 详细信息. 结晶
选择 必须 遵守 和 clkcfg1-0 = 10 或者 = 01.
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