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资料编号:962143
 
资料名称:7C374IL-66
 
文件大小: 274K
   
说明
 
介绍:
UltraLogic 128-Macrocell Flash CPLD
 
 


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本平台电子爱好着纯手工中文简译:截至2020/5/17日,支持英文词汇500个
CY7C374i
4
函数的 描述
(持续)
这 逻辑 blocks 在 这 f
LASH
370i architecture 是 连接
和 一个 极其 快 和 predictable routing resource—the
可编程序的 interconnect 矩阵变换 (pim). 这 pim brings flex-
ibility, routability, 速, 和 一个 uniform 延迟 至 这 intercon-
nect.
像 所有 members 的 这 f
LASH
370i 家族, 这 cy7c374i 是 rich
在 i/o resources. 每 二 macrocells 在 这 设备 特性
一个 有关联的 i/o 管脚, 结果 在 64 i/o 管脚 在 这
cy7c374i. 在 增加, 那里 是 一个 专心致志的 输入 和 四
输入/时钟 管脚.
最终, 这 cy7c374i 特性 一个 非常 简单的 定时 模型.
不像 其它 高-密度 cpld architectures, 那里 是 非
hidden 速 延迟 此类 作 输出 影响, interconnect de-
lays, 或者 expander 延迟. regardless 的 这 号码 的 re-
来源 使用 或者 这 类型 的 应用, 这 定时 参数
在 这 cy7c374i 仍然是 这 一样.
逻辑 块
这 号码 的 逻辑 blocks distinguishes 这 members 的 这
F
LASH
370i 家族. 这 cy7c374i 包含 第八 逻辑 blocks.
各自 逻辑 块 是 构成 的 一个 产品 期 排列, 一个 prod-
uct 期 allocator, 和 16 macrocells.
产品 期 排列
这 产品 期 排列 在 这 f
LASH
370i 逻辑 块 包含
36 输入 从 这 pim 和 输出 86 产品 条款 至 这
产品 期 allocator. 这 36 输入 从 这 pim 是 avail-
能 在 两个都 积极的 和 负的 极性, 制造 这 整体的
排列 大小 72 x 86. 这个 大 排列 在 各自 逻辑 块 准许
为 非常 complex 功能 至 是 执行 在 单独的 passes
通过 这 设备.
产品 期 allocator
这 产品 期 allocator 是 一个 动态, configurable resource
那 shifts 产品 条款 至 macrocells 那 需要 它们. 任何
号码 的 产品 条款 在 0 和 16 inclusive 能 是
assigned 至 任何 的 这 逻辑 块 macrocells (这个 是 called
产品 期 steering). 此外, 产品 条款 能 是
shared among 多样的 macrocells. 这个 意思 那 产品
条款 那 是 一般 至 更多 比 一个 输出 能 是 imple-
mented 在 一个 单独的 产品 期. 产品 期 steering 和
产品 期 分享 帮助 至 增加 这 有效的 密度 的
这 f
LASH
370i cplds. 便条 那 产品 期 allocation 是
处理 用 软件 和 是 invisible 至 这 用户.
i/o macrocell
half 的 这 macrocells 在 这 cy7c374i 有 i/o 管脚 associ-
ated 和 它们. 这 输入 至 这 macrocell 是 这 总 的 是-
tween 0 和 16 产品 条款 从 这 产品 期 allocator.
这 i/o macrocell 包含 一个 寄存器 那 能 是 optionally
绕过, 极性 控制 在 这 输入 总-期, 和 二
global clocks 至 触发 这 寄存器. 这 macrocell 也 fea-
tures 一个 独立的 反馈 path 至 这 pim 所以 那 这 寄存器
能 是 buried 如果 这 i/o 管脚 是 使用 作 一个 输入.
buried macrocell
这 buried macrocell 是 非常 类似的 至 这 i/o macrocell.
又一次, 它 包含 一个 寄存器 那 能 是 配置 作 combi-
natorial, 作 一个 d flip-flop, 一个 t flip-flop, 或者 一个 获得. 这 时钟 为
这个 寄存器 有 这 一样 选项 作 描述 为 这 i/o
macrocell. 一个 区别 在 这 buried macrocell 是 这 addi-
tion 的 输入 寄存器 capability. 这 用户 能 程序 这 bur-
ied macrocell 至 act 作 一个 输入 寄存器 (d-类型 或者 获得)
谁的 输入 comes 从 这 i/o 管脚 有关联的 和 这 neigh-
boring macrocell. 这 输出 的 所有 buried macrocells 是 sent
直接地 至 这 pim regardless 的 它的 配置.
可编程序的 interconnect 矩阵变换
这 可编程序的 interconnect 矩阵变换 (pim) connects 这
第八 逻辑 blocks 在 这 cy7c374i 至 这 输入 和 至 各自
其它. 所有 输入 (包含 feedbacks) travel 通过 这 pim.
那里 是 非 速 penalty incurred 用 信号 traversing 这
pim.
程序编制
为 一个 overview 的 isr 程序编制, 谈及 至 这 f
LASH
370i
家族 数据 薄板 和 为 isr 缆索 和 软件 specifica-
tions, 谈及 至 isr 数据 薄板. 为 一个 详细地 描述 的
isr 能力, 谈及 至 这 cypress 应用 便条, “an 在-
troduction 至 在 系统 reprogramming 和 f
LASH
370i.”
pci 遵从
这 f
LASH
370i 家族 的 cmos cplds 是 全部地 一致的 和
这 pci local 总线 规格 发行 用 这 pci 特定的
interest 组. 这 简单的 和 predictable 定时 模型 的
F
LASH
370i 确保 遵从 和 这 pci 交流 规格
独立 的 这 设计. 在 这 其它 hand, 在 cpld 和
fpga architectures 没有 简单的 和 predictable 定时, pci
遵从 是 依赖 在之上 routing 和 产品 期 dis-
tribution.
3.3v 或者 5.0v i/o 运作
这 f
LASH
370i 家族 能 是 配置 至 运作 在 两个都 3.3v
和 5.0v 系统. 所有 设备 有 二 sets 的 v
CC
管脚: 一个
设置, v
CCINT
, 为 内部的 运作 和 输入 缓存区, 和
另一 设置, v
CCIO
, 为 i/o 输出 驱动器. v
CCINT
管脚 必须
总是 是 连接 至 一个 5.0v 电源 供应. 不管怎样, 这
V
CCIO
管脚 将 是 连接 至 也 一个 3.3v 或者 5.0v 电源
供应, 取决于 在 这 输出 (所需的)东西. 当 v
CCIO
管脚 是 连接 至 一个 5.0v 源, 这 i/o 电压 水平 是
兼容 和 5.0v 系统. 当 v
CCIO
管脚 是
连接 至 一个 3.3v 源, 这 输入 电压 水平 是
兼容 和 两个都 5.0v 和 3.3v 系统, 当 这 输出
电压 水平 是 兼容 和 3.3v 系统. 那里 将 是
一个 额外的 定时 延迟 在 所有 输出 缓存区 当 运行
在 3.3v i/o 模式. 这 增加 flexibility 的 3.3v i/o 能力
是 有 在 商业的 和 工业的 温度 范围.
总线 支撑 能力 在 所有 i/os 和 专心致志的 输入
在 增加 至 isr 能力, 一个 新 特性 called 总线-支撑 有
被 增加 至 所有 f
LASH
370i i/os 和 专心致志的 输入 管脚.
总线-支撑, 这个 是 一个 改进 版本 的 这 popular 内部的
拉-向上 电阻, 是 一个 弱 获得 连接 至 这 管脚 那 做
不 降级 这 设备的 效能. 作 一个 获得, 总线-支撑
recalls 这 last 状态 的 一个 管脚 当 它 是 三-陈述, 因此 re-
ducing 系统 噪音 在 总线-接口 产品. 总线-支撑
additionally 准许 unused 设备 管脚 至 仍然是 unconnected
在 这 板, 这个 是 特别 有用的 在 prototyping 作
designers 能 route 新 信号 至 这 设备 没有 cutting
查出 连接 至 v
CC
或者 地.
设计 tools
开发 软件 为 这 cy7c371i 是 有 从 cy-
press’s
Warp2
®,
Warp2
sim™, 和
Warp3
® 软件 packag-
es. 所有 的 这些 产品 是 为基础 在 这 ieee-标准
vhdl language. cypress 也 actively 支持 第三-群 de-
sign tools 从 公司 此类 作 synopsys, mentor 图表-
ics, cadence, 和 synario. 请 谈及 至 第三-群 tool sup-
端口 为 更远 信息.
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