AD7851
–4–
rev. 一个
限制 在 t
最小值
, t
最大值
参数 一个, k 单位 描述
f
CLKIN
2
500 khz 最小值 主控 时钟 频率
7 mhz 最大值
f
SCLK
3
10 mhz 最大值 接口 模式 1, 2, 3 (外部 串行 时钟)
f
clk 在
mhz 最大值 接口 模式 4, 5 (内部的 串行 时钟)
t
1
4
100 ns 最小值
CONVST
脉冲波 宽度
t
2
50 ns 最大值
CONVST
↓
至 busy
↑
传播 延迟
t
转变
3.25
µ
s 最大值 转换 时间 = 20 t
CLKIN
t
3
–0.4 t
SCLK
ns 最小值
同步
↓
至 sclk
↓
建制 时间 (noncontinuous sclk 输入)
±
0.4 t
SCLK
ns 最小值/最大值
同步
↓
至 sclk
↓
建制 时间 (持续的 sclk 输入)
t
4
0.6 t
SCLK
ns 最小值
同步
↓
至 sclk
↓
建制 时间. 接口 模式 4 仅有的
t
5
5
30 ns 最大值 延迟 从
同步
↓
直到 dout 3-状态 无能
t
5A
5
30 ns 最大值 延迟 从
同步
↓
直到 din 3-状态 无能
t
6
5
45 ns 最大值 数据 进入 时间 之后 sclk
↓
t
7
30 ns 最小值 数据 建制 时间 较早的 至 sclk
↑
t
8
20 ns 最小值 数据 有效的 至 sclk 支撑 时间
t
9
6
0.4 t
SCLK
ns 最小值 sclk 高 脉冲波 宽度 (接口 模式 4 和 5)
t
10
6
0.4 t
SCLK
ns 最小值 sclk 低 脉冲波 宽度 (接口 模式 4 和 5)
t
11
30 ns 最小值 SCLK
↑
至
同步
↑
支撑 时间 (noncontinuous sclk)
30/0.4 t
SCLK
ns 最小值/最大值 (持续的 sclk) 做 不 应用 至 接口 模式 3
t
11A
50 ns 最大值 SCLK
↑
至
同步
↑
支撑 时间
t
12
7
50 ns 最大值 延迟 从
同步
↑
直到 dout 3-状态 使能
t
13
90 ns 最大值 延迟 从 sclk
↑
至 din 正在 配置 作 输出
t
14
8
50 ns 最大值 延迟 从 sclk
↑
至 din 正在 配置 作 输入
t
15
2.5 t
CLKIN
ns 最大值
CAL
↑
至 busy
↑
延迟
t
16
2.5 t
CLKIN
ns 最大值
CONVST
↓
至 busy
↑
延迟 在 校准 sequence
t
CAL
9
41.7 ms 典型值 全部 自-校准 时间, 主控 时钟 依赖 (250026
t
CLKIN
)
t
CAL1
9
37.04 ms 典型值 内部的 dac 加 系统 全部-规模 cal 时间, 主控 时钟
依赖 (222228 t
CLKIN
)
t
CAL2
9
4.63 ms 典型值 系统 补偿 校准 时间, 主控 时钟 依赖
(27798 t
CLKIN
)
t
延迟
65 ns 最大值 延迟 从 clk 至 sclk
注释
描述 那 谈及 至 sclk
↑
(rising) 或者 sclk
↓
(下落) edges here 是 和 这 极性 管脚 高. 为 这 极性 管脚 低 然后 这 opposite 边缘 的
sclk 将 应用.
1
样本 测试 在 +25
°
c 至 确保 遵从. 所有 输入 信号 是 指定 和 tr = tf = 5 ns (10% 至 90% 的 v
DD
) 和 安排时间 从 一个 电压 水平的 的 1.6 v. 看
表格 x 和 定时 图解 为 不同的 接口 模式 和 校准.
2
mark/空间 比率 为 这 主控 时钟 输入 是 40/60 至 60/40.
3
为 接口 模式 1, 2, 3 这 sclk 最大值 频率 将 是 10 mhz. 为 接口 模式 4 和 5 这 sclk 将 是 一个 输出 和 这 频率 将 是 f
CLKIN
.
4
这
CONVST
脉冲波 宽度 将 here 仅有的 应用 为 正常的 运作. 当 这 部分 是 在 电源-向下 模式, 一个 不同的
CONVST
脉冲波 宽度 将 应用 (看 电源-
向下 部分).
5
量过的 和 这 加载 电路 的 图示 1 和 定义 作 这 时间 必需的 为 这 输出 至 交叉 0.8 v 或者 2.4 v.
6
为 自-clocking 模式 (接口 模式 4, 5) 这 名义上的 sclk 高 和 低 时间 将 是 0.5 t
SCLK
= 0.5 t
CLKIN
.
7
t
12
是 获得 从 这 量过的 时间 带去 用 这 数据 输出 至 改变 0.5 v 当 承载 和 这 电路 的 图示 1. 这 量过的 号码 是 然后 extrapolated
后面的 至 除去 这 影响 的 charging 或者 discharging 这 50 pf 电容. 这个 意思 那 这 时间, t
12
, quoted 在 这 定时 特性 是 这 真实 总线 relinquish
时间 的 这 部分 和 是 独立 的 这 总线 加载.
8
t
14
是 获得 表格 这 量过的 时间 带去 用 这 数据 输出 至 改变 0.5 v 当 承载 和 这 电路 的 图示 1. 这 量过的 号码 是 然后 extrapolated
后面的 至 除去 这 影响 的 charging 或者 discharging 这 50 pf 电容. 这个 意思 那 这 时间 quoted 在 这 定时 特性 是 这 真实 延迟 的 这 部分 在
turning 止 这 输出 驱动器 和 configuring 这 din 线条 作 一个 输入. once 这个 时间 有 消逝 这 用户 能 驱动 这 din 线条 knowing 那 一个 总线 conflict 将
不 出现.
9
这 典型 时间 指定 为 这 校准 时间 是 为 一个 主控 时钟 的 6 mhz.
规格 主题 至 改变 没有 注意.
定时 规格
1
(av
DD
= dv
DD
= +5.0 v
5%; f
CLKIN
= 6 mhz, t
一个
= t
最小值
至 t
最大值
, 除非 否则 指出)
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