AD7851
–8–
rev. 一个
管脚 函数 描述
管脚 Mnemonic 描述
1
CONVST
转变 开始. 逻辑 输入. 一个 低 至 高 转变 在 这个 输入 puts 这 追踪/支撑 在 它的 支撑 模式 和
开始 转换. 当 这个 输入 是 不 使用, 它 应当 是 系 至 dv
DD
.
2 BUSY busy 输出. 这 busy 输出 是 triggered 高 用 这 下落 边缘 的
CONVST
或者 rising 边缘 的
CAL
, 和
仍然是 高 直到 转换 是 完成. busy 是 也 使用 至 表明 当 这 ad7851 有 完成
它的 在-碎片 校准 sequence.
3
睡眠
睡眠 输入/低 电源 模式. 一个 逻辑 0 initiates 一个 睡眠 和 所有 电路系统 是 powered 向下 包含 这 在-
ternal 电压 涉及 提供 那里 是 非 转换 或者 校准 正在 执行. 校准 数据 是
retained. 一个 逻辑 1 结果 在 正常的 运作. 看 电源-向下 部分 为 更多 详细信息.
4 REF
在
/ 涉及 输入/输出. 这个 管脚 是 连接 至 这 内部的 涉及 通过 一个 序列 电阻 和 是 这
REF
输出
涉及 源 为 这 相似物-至-数字的 转换器. 这 名义上的 涉及 电压 是 4.096 v 和 这个 ap-
pears 在 这 管脚. 这个 管脚 能 是 过载 用 一个 外部 涉及 或者 能 是 带去 作 高 作 av
DD
.
当 这个 管脚 是 系 至 av
DD
, 然后 这 c
REF1
管脚 应当 也 是 系 至 av
DD
.
5AV
DD
相似物 积极的 供应 电压, +5.0 v
±
5%.
6, 12 AGND 相似物 地面. 地面 涉及 为 追踪/支撑, 涉及 和 dac.
7C
REF1
涉及 电容 (0.01
µ
f 陶瓷的 disc 在 并行的 和 一个 470 nf npo 类型). 这个 外部 电容 是
使用 作 一个 承担 源 为 这 内部的 dac. 这 电容 应当 是 系 在 这 管脚 和 agnd.
8C
REF2
涉及 电容 (0.01
µ
f 陶瓷的 disc 在 并行的 和 一个 470 nf npo 类型). 这个 外部 电容 是
使用 在 conjunction 和 这 在-碎片 涉及. 这 电容 应当 是 系 在 这 管脚 和 agnd.
9 ain(+) 相似物 输入. 积极的 输入 的 这 pseudo-差别的 相似物 输入. 不能 go 在下 agnd 或者 在之上
AV
DD
在 任何 时间, 和 不能 go 在下 ain(–) 当 这 单极的 输入 范围 是 选择.
10 ain(–) 相似物 输入. 负的 输入 的 这 pseudo-差别的 相似物 输入. 不能 go 在下 agnd 或者 在之上
AV
DD
在 任何 时间.
11 NC 非 连接 管脚.
13 AMODE 相似物 模式 管脚. 这个 管脚 准许 二 不同的 相似物 输入 范围 至 是 选择. 一个 逻辑 0 选择 范围 0
至 v
REF
(i.e., ain(+) – ain(–) = 0 至 v
REF
). 在 这个 情况 ain(+) 不能 go 在下 ain(–) 和
ain(–) 不能 go 在下 agnd. 一个 逻辑 1 选择 范围 –v
REF
/2 至 +v
REF
/2 (i.e., ain(+) – ain(–) =
–V
REF
/2 至 +v
REF
/2). 在 这个 情况 ain(+) 不能 go 在下 agnd 所以 那 ain(–) needs 至 是 片面的 至
+V
REF
/2 至 准许 ain(+) 至 go 从 0 v 至 +v
REF
v.
14 极性 串行 时钟 极性. 这个 管脚 确定 这 起作用的 边缘 的 这 串行 时钟 (sclk). toggling 这个 管脚 将
反转 这 起作用的 边缘 的 这 串行 时钟 (sclk). 一个 逻辑 1 意思 那 这 串行 时钟 (sclk) idles 高
和 一个 逻辑 0 意思 那 这 串行 时钟 (sclk) idles 低. 它 是 最好的 至 谈及 至 这 定时 图解 和
表格 x 为 这 sclk 起作用的 edges.
15 SM1 串行 模式 选择 管脚. 这个 管脚 是 使用 在 conjunction 和 这 sm2 管脚 至 给 不同的 模式 的 opera-
tion 作 描述 在 表格 xi.
16 SM2 串行 模式 选择 管脚. 这个 管脚 是 使用 在 conjunction 和 这 sm1 管脚 至 给 不同的 模式 的 opera-
tion 作 描述 在 表格 xi.
17
CAL
校准 输入. 这个 管脚 有 一个 内部的 拉-向上 电流 源 的 0.15
µ
一个. 一个 逻辑 0 在 这个 管脚 resets 所有
逻辑 和 initiates 一个 校准 在 它的 rising 边缘. 那里 是 这 选项 的 连接 一个 10 nf 电容 从
这个 管脚 至 agnd 至 准许 为 一个 自动 自 校准 在 电源-向上. 这个 输入 overrides 所有 其它
内部的 行动.
18 DV
DD
数字的 供应 电压, +5.0 v
±
5%.
19 DGND 数字的 地面. 地面 涉及 要点 为 数字的 电路系统.
20 DOUT 串行 数据 输出. 这 数据 输出 是 有提供的 至 这个 管脚 作 一个 16-位 串行 文字.
21 DIN 串行 数据 输入. 这 数据 至 是 写 是 应用 至 这个 管脚 在 串行 表格 (16-位 文字). 这个 管脚 能 act
作 一个 输入 管脚 或者 作 一个 i/o 管脚 取决于 在 这 串行 接口 模式 这 部分 是 在 (看 表格 xi).
22 CLKIN 主控 时钟 信号 为 这 设备 (6 mhz 或者 7 mhz). sets 这 转换 和 校准 时间.
23 SCLK 串行 端口 时钟. 逻辑 输入/输出. 这 sclk 管脚 是 配置 作 一个 输入 或者 输出, 依赖 在 这
类型 的 串行 数据 传递 (自-clocking 或者 外部-clocking) 那 有 被 选择 用 这 sm1 和
sm2 管脚. 这 sclk idles 高 或者 低 取决于 在 这 状态 的 这 极性 管脚.
24
同步
这个 管脚 能 是 一个 输入 水平的 triggered 起作用的 低 (类似的 至 一个 碎片 选择 在 一个 情况 和 至 一个 框架 同步
在 这 其它) 或者 一个 输出 (类似的 至 一个 框架 同步) 管脚 取决于 在 sm1, sm2 (see 表格 xi
)
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