AD1849K
rev. 0
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串行 接口
一个 单独的 串行 接口 在 这 ad1849k 提供 为 这 trans-
fer 的 两个都 数据 和 控制 信息. 这个 接口 是 simi-
lar 至 在&放大;t’s concentrated highway 接口 (chi), 准许
简单的 连接 和 isdn 和 其它 telecommunication
设备. 这 ad1849k’s implementation 也 准许 一个 非-glue
直接 连接 至 members 的 相似物 设备’ 家族 的
fixed-要点 dsp processors, 包含 这 adsp-2101, 这
adsp-2105, 这 adsp-2111, 和 这 adsp-2115.
frames 和 words
这 ad1849k 串行 接口 支持 时间-分隔 multi-
plexing. 向上 至 四 ad1849k codecs 或者 兼容 设备
能 是 daisy-chained 在 这 一样 串行 线条. 一个 “frame” 能
组成 的 一个, 二, 或者 四 64-位 “words.” thus, frames 能 是
64, 128, 或者 256 位 在 长度 作 指定 用 这 fsel 位 在
控制 字节 3. 仅有的 64 位 的 各自 框架, 一个 “word,” 包含
meaningful 数据 和/或者 控制 信息 为 一个 particular
codec. 看 图示 4 在下.
一个 文字/框架 文字 #1
0 63
二 words/框架 文字 #1 文字 #2
0 63 64 127
四 words/框架 文字 #1 文字 #2 文字 #3 文字 #4
0 63 64 127 128 191 192 255
图示 4. frames 和 words
这 ad1849k 支持 二 类型 的 words: 数据 words 和
控制 words. 这 恰当的 interpretation 的 一个 文字 是 deter-
mined 用 这 状态 的 这 异步的 数据/控制 (d/
C
) 管脚.
这 d/
C
管脚 establishes whether 这 soundport codec 是 在 这
“data” 模式 或者 “control” 模式. transitions 在 这些
模式 需要 一个 adherence 至 一个 handshaking 协议 至 前-
vent ambiguous 总线 ownership. 这 数据/ 控制 转变
协议 是 描述 在下 在 一个 独立的 部分.
clocks 和 这 串行 接口
这 primary 管脚 的 这 ad1849k’s 串行 接口 是 这
串行 数据 receive (sdrx) 输入 管脚. 这 串行 数据 transmit
(srtx) 管脚, 这 串行 数据 位 时钟 (sclk) 管脚, 这 框架
同步 输出 (fsync) 管脚, 这 chaining 文字 输入 (tsin) 管脚,
和 这 chaining 文字 输出 (tsout) 管脚. 这 ad1849k
能 运作 在 也 主控 mode—in 这个 情况 sclk 和
fsync 是 输出 和 tsin 是 一个 input—or 在 从动装置 mode—
在 这个 情况 sclk 和 tsin 是 输入 和 fsync 是 三-
陈述. 如果 这 ad1849k 是 在 主控 模式, 这 内部
选择 时钟 源 是 使用 至 驱动 sclk 和 fsync. 便条
那 在 控制 模式, 这 codec 总是 behaves 作 一个 从动装置,
regardless 的 这 电流 状态 的 这 ms (主控/从动装置) 位.
这 five 可能 结合体 的 时钟 源 和 主控/从动装置
是 summarized 在 图示 5.
内部的 oscillators
YES
CONDITIONAL
CLKIN
YES
CONDITIONAL
SCLK
IMPOSSIBLE
YES
主控
从动装置
图示 5. 时钟 源 和 主控/从动装置 结合体
推荐 模式 是 表明 在之上 用 “yes.” 便条 那
codec 效能 是 改进 和 一个 clean 时钟 源, 和
在 许多 系统 这 最低 jitter clocks 有 将 是 那些
发生 用 这 codec’s 内部的 oscillators. 相反地, sclk
在 许多 系统 将 是 这 noisiest 源. 这 主控/sclk
时钟 源 结合体 是 impossible 因为 selecting sclk
作 这 时钟 源 overrides 这 ms 控制 位, forcing 从动装置
模式. (这 sclk 管脚 不能 是 驱动 输出 如果 它 是 simulta-
neously 接到 一个 外部 时钟.)
这 内部的 oscillators 或者 clkin 能 是 这 时钟 源 当
这 串行 接口 是 在 从动装置 模式 提供 那 所有 clocks
应用 至 这 ad1849k soundport codec 是 获得 从 这
一样 外部 源. 准确的 阶段 排成直线 的 这 clocks 是
不 需要, 相当 这 必要条件 是 那 那里 是 非
频率 逐渐变化 在 这 clocks.
在 主控 模式, 这 sclk 输出 频率 是 决定 用
这 号码 的 位 每 框架 选择 (fsel) 和 这 抽样
频率, f
S
. 在 短的, sclk = fsel
×
F
S
在 主控 模式.
定时 relationships
输入 数据 (除了 pio) 是 clocked 用 这 下落 边缘 的 sclk.
数据 输出 (除了 pio) begin 驱动 在 这 rising 边缘 的
sclk 和 是 总是 有效的 好 在之前 这 下落 边缘 的
sclk.
文字 chaining 输入, tsin, indicates 至 一个 particular codec 这
beginning 的 它的 文字 在里面 一个 框架 在 两个都 从动装置 和 主控
模式. 这 主控 模式 codec 将 发生 一个 fsync 输出
这个 indicates 这 beginning 的 一个 框架. 在 单独的 codec
系统, 这 主控’s fsync 输出 应当 是 系 至 这
主控’s tsin 输入 至 表明 那 这 beginning 的 这 框架
是 也 这 beginning 的 它的 文字. 在 多样的 codec daisy-chain
系统, 这 主控’s fsync 输出 应当 是 系 至 这
tsin 输入 的 这 coded (也 这 主控 或者 一个 的 这
slaves) 这个 是 将 至 receive 这 第一 文字 在 这 框架.
fsync 和 tsin 是 完全地 独立, 和 nothing
关于 这 线路 的 fsync 至 tsin 是 决定 用 主控 或者
从动装置 状态 (i.e., 这 主控 能 自己的 任何 一个 的 这 words 在 这
框架). 这 主控 codec’s fsync 能 也 是 系 至 所有 的
这 从动装置 codecs’ fsync 管脚. 当 一个 从动装置, 一个 codec’s
fsync 输出 是 三-陈述. 因此, 它 能 是 连接 至 一个
主控’s fsync 没有 consequence. 看 “daisy-chaining
多样的 codecs” 在下 为 更多 详细信息.
这 fsync 比率 是 总是 equal 至 这 数据 转换
抽样 频率, f
S
. 在 数据 模式, 这 关键 significance 的
“frames” 是 至 同步 这 转移 的 数字的 数据 在
一个 ad1849k’s 内部的 adcs 和 dacs 和 它的 串行 接口
电路系统. 如果, 为 例子, 一个 codec 有 被 编写程序 为 二
words 每 框架 (fsel = “1”), 然后 它 将 触发 这 数据
转换器 和 转移 数据 在 这 转换器 和 这
接口 每 128 sclks. 这 tsin 输入 信号 这 codec
在哪里 它的 文字 begins 在里面 这 框架. 在 控制 模式, 框架
大小 是 irrelevant 至 这 运作 的 任何 particular codec; tsin
和 tsout 是 sufficient 至 convey 所有 这 信息
必需的.
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