AD668
rev. 一个
–7–
这 变化 在 dac 安排好 和 上升 时间 能 是 attributed
至 differences 在 上升 时间 和 电流 驱动 能力 的 这
各种各样的 families. differences 在 这 glitch impulse 是 predomi-
nantly 依赖 在之上 这 变化 在 数据 skew. 变化 在
这些 规格 出现 不 仅有的 在 逻辑 families, 但是 也 是-
tween 不同的 门 和 latches 在里面 这 一样 家族. 当
selecting 一个 门 至 驱动 这 ad668 逻辑 输入, 支付 particular
注意 至 这 传播 延迟 时间 规格: t
PLH
和 t
PHL
.
selecting 这 smallest 延迟 可能 将 帮助 至 降低 这
安排好 时间, 当 选择 的 门 在哪里 t
PLH
和 t
PHL
是
closely matched 至 一个 另一 将 降低 这 glitch impulse
结果 从 数据 skew. 的 这 一般 latches, 这 74374
octal flip-flop 提供 这 最好的 效能 在 这个 范围 为
许多 的 这 逻辑 families 提到 在之上.
管脚 用 管脚 电流 accounting
这 内部的 线路 和 引脚 的 这 ad668 是 dictated 在
大 部分 用 电流 管理 constraints. 当 使用 低
阻抗, 高 电流, 高 精度 部分 此类 作 这
ad668, 好 小心 必须 是 带去 在 这 routing 的 不 仅有的 sig-
nal 线条, 但是 地面 和 供应 线条 作 好. 这 下列的 交流-
counting 提供 一个 详细地 描述 的 这 magnitudes 和
信号 dependencies 的 这 电流 有关联的 和 各自 的 这
部分’s 管脚. 这些 描述 是 consistent 和 这 函数的
块 图解 作 好 作 这 相等的 电路 提供 在 图-
ures 4, 5, 和 6.
V
CC
– 这 电流 在 这个 管脚 是 描绘 predominantly 通过
这 dac 电流 来源 和 一般地 runs 关于 2.2 时间 这
dac’s 名义上的 全部 规模. 用 设计, 这个 电流 是 独立
的 这 数字的 输入 代号 但是 是 成直线地 依赖 在 相似物 在-
放 变化.
REFCOM
– 这个 node 提供 这 涉及 地面 为 这
涉及 放大器’s 电流 反馈 循环 (作 illustrated 在 图-
ure 5) 作 好 作 供应 这 负的 供应 电压 为 大多数
的 这 涉及 放大器. 这 电流 组成 的 1.2 毫安 的
相似物 输入 依赖 电流 和 另一 3 毫安 的 输入 在-
依赖 电流. 相似物 输入 电压 应当 总是 是 pro-
duced 和 遵守 至 这个 电压.
REFIN1
– 有 一个 1k 序列 阻抗 至 这 涉及 放大器
输入 和 一个 5k 序列 阻抗 至 refin2. refin1 将 是
使用 在 conjunction 和 refin2 至 提供 一个 5:1 电压 di-
vider, 或者 这 二 将 是 驱动 在 并行的 至 提供 一个 高
阻抗 输入 node (看 图示 5).
REFIN2
– 这 4k 一侧 的 这 输入 resistive 分隔物. 便条 也
那 这 联合的 阻抗 的 这些 二 电阻器 matches 这
有效的 阻抗 在 这 其它 输入 的 这 涉及 放大器,
因此 降低 这 补偿 预定的 至 偏差 电流. 电路
这个 改变 这个 有效的 阻抗 将 suffer 增加 相似物
补偿 和 逐渐变化 效能 降级 作 一个 结果 的 这 mis-
相一致 在 这些 阻抗.
I
输出
– 这 输出 电流. 在 这 电流 输出 模式 和 这个
node 系 至 一个 模拟的 地面, 一个 10.24 毫安 名义上的 全部 规模
输出 电流 将 流动 从 这个 管脚. 在 这 电压 输出
模式, 和 r
L
grounded, half 的 这 输出 电流 将 流动
输出 的 r
L
和 这 其它 half 将 流动 输出 的 lcom. 外部
resistive 加载 将 导致 电流 至 是 分隔 在
lcom, r
L
, 和 i
输出
作 图示 4 suggests.
数字的 输入 仔细考虑
这 ad668 使用 一个 标准 积极的 真实 笔直地 二进制的 代号
为 单极的 输出 (所有 1s 全部-规模 输出), 和 一个 补偿 bi-
nary 代号 为 双极 输出 范围. 在 这 双极 模式, 和
所有 0s 在 这 输入, 这 输出 将 go 至 负的 全部 规模;
和 111 . . . 11, 这 输出 将 go 至 积极的 全部 规模 较少
1 lsb; 和 和 100 . . . 00 (仅有的 这 msb 在), 这 输出 将
go 至 零.
这 门槛 的 这 数字的 输入 是 设置 在 1.4 v 和 做 不
相异 和 供应 电压. 这个 涉及 是 提供 用 一个 带宽-
间隙 发生器, 这个 需要 大概 3 毫安 的 偏差
电流 达到 用 tying r
TH
至 任何 +v
逻辑
供应 在哪里:
R
TH
=
+
V
逻辑
–1.4
V
3
毫安
(看 图示 6). 这 数字的 位 输入 运作 和 小 输入
电流 至 容易地 接口 至 unbuffered cmos 逻辑. 这 digi-
tal 输入 信号 至 这 dac 应当 是 分开的 从 这 相似物
输入 和 输出 作 更 作 可能. 至 降低 undershoot,
ringing, 和 数字的 feedthrough 噪音, 这 interconnect 距离
至 这 dac 输入 应当 是 保持 作 短的 作 可能. termina-
tion 电阻器 将 改进 效能 如果 这 数字的 线条 是-
来到 too 长. 这 数字的 输入 应当 是 自由 从 大
glitches 和 ringing 和 有 10% 至 90% 上升 和 下降 时间 在
这 顺序 的 5 ns.
图示 6. 相等的 数字的 输入
至 realize 这 ad668’s 指定 交流 效能, 它 是 recom-
mended 那 高 速 逻辑 families 此类 作 肖特基 ttl,
高 速 cmos, 或者 这 新 线条 的 高 速 ttl 是 使用
exclusively. 表格 i 显示 如何 dac 效能, 特别
glitch, 能 相异 取决于 在 这 驱动 逻辑 使用. 作 这个
表格 indicates, sttl, hcmos, 和 fast* 代表 这
大多数 viable families 为 驱动 这 ad668.
表格 i. dac 效能 vs. 驱动 逻辑
10%-90%
2
安排好 时间
2, 3
最大
逻辑 dac 上升 1 lsb Glitch
4
Glitch
家族
1
时间 1% 0.1% (0.025%) Impulse Excursion
TTL 10.5 ns 47 ns 77 ns 100 ns 2.5 nv-s 280 mv
LSTTL 11.25 ns 35 ns 60 ns 120 ns 1.2 nv-s 270 mv
STTL 11 ns 50 ns 75 ns 110 ns 500 pv-s 200 mv
HCMOS 12 ns 53 ns 78 ns 100 ns 350 pv-s 200 mv
FAST* 11.5 ns 49 ns 73 ns 100 ns 2 nv-s 250 mv
注释
1
所有 值 典型, 带去 在 测试 fixture diagrammed 在 图示 23.
2
度量 是 制造 为 一个 1 v 全部-规模 步伐 在 100
Ω
dac 加载 阻抗.
3
安排好 时间 是 量过的 从 这 时间 这 数字的 输入 crosses 这 门槛
电压 (1.4 v) 至 当 这 输出 是 在里面 这 specified 范围 的 它的 最终 值.
4
这 worst 情况 glitch impulse, 量过的 在 这 主要的 carry. dac 全部 规模 is1 v.
*fast 是 一个 注册 商标 的 国家的 半导体 公司.
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