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资料编号:965110
 
资料名称:ADC108S102
 
文件大小: 877K
   
说明
 
介绍:
8-Channel, 500 kSPS to 1 MSPS, 10-Bit A/D Converter
 
 


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本平台电子爱好着纯手工中文简译:截至2020/5/17日,支持英文词汇500个
1.0 函数的 描述
ADC108S102 一个 successive-approximation 相似物-至-
数字的 转换器 设计 周围 一个 承担-redistribution
数字的-至-相似物 转换器.
1.1 ADC108S102 运作
Simplified schematics ADC108S102 两个都 追踪
支撑 运作 显示
图示 4
图示 5
respec-
tively.
图示 4
, ADC108S102 追踪 模式: 转变
SW1 connects 抽样 电容 一个 第八 相似物
输入 途径 通过 多路调制器, SW2 balances
比较器 输入. ADC108S102 这个 状态
第一 SCLK 循环 之后 CS brought 低.
图示 5
显示 ADC108S102 支撑 模式: 转变 SW1
connects 抽样 电容 地面, 维持
抽样 电压, 转变 SW2 unbalances compara-
tor. 控制 逻辑 然后 instructs 承担-redistribution
DAC 增加 或者 减去 fixed amounts 承担 或者
抽样 电容 直到 比较器 保持平衡.
比较器 保持平衡, 数字的 文字 有提供的
DAC 数字的 描述 相似物 输入
电压. ADC108S102 这个 状态 last thirteen
SCLK 循环 之后 CS brought 低.
1.2 串行 接口
一个 运算的 定时 图解 一个 串行 接口 定时
图解 ADC108S102 显示 定时
图解 部分. cs, 碎片 选择, initiates conversions
frames 串行 数据 transfers. SCLK (串行 时钟) 控制
两个都 转换 处理 定时 串行 数据.
DOUT 串行 数据 输出 管脚, 在哪里 一个 转换 结果
sent 一个 串行 数据 stream, MSB 第一. 数据
ADC108S102’s 控制 寄存器 放置 din,
串行 数据 输入 管脚. 数据 DIN 各自
转换.
一个 串行 框架 initiated 下落 边缘 CS ends
rising 边缘 cs. 各自 框架 必须 包含 一个 integer
多样的 16 rising SCLK edges. ADC’s DOUT 管脚
一个 阻抗 状态 CS 起作用的
CS 低. 因此, CS acts 一个 输出 使能. similarly,
SCLK 内部 gated CS brought 高.
第一 3 循环 sclk, 模数转换器 追踪
模式, acquiring 输入 电压. next 13 SCLK
循环 转换 accomplished 数据
clocked 输出. SCLK 下落 edges 1 通过 4 时钟 输出 含铅的-
ing zeros, 下落 edges 5 通过 14 时钟 输出 变换器-
sion 结果, MSB 第一, 下落 edges 15 16 时钟 输出
trailing zeros. 如果 那里 更多 一个 转换 一个 框架
(持续的 转换 模式), 模数转换器 re-enter
追踪 模式 下落 边缘 SCLK 之后 N*16th
rising 边缘 SCLK re-enter 支撑/转变 模式
N*16+4th 下落 边缘 sclk. "n" 一个 integer 值.
ADC108S102 enters 追踪 模式 下面 不同的
情况.
图示 1
, CS 变得 SCLK
模数转换器 enters 追踪 模式 第一 下落 边缘 sclk.
第二 情况, CS 变得 SCLK 低. 下面
这个 情况, 模数转换器 automatically enters 追踪 模式
下落 边缘 CS seen 第一 下落 边缘
sclk. 第三 情况, CS SCLK go simulta-
20164309
图示 4. ADC108S102 追踪 模式
20164310
图示 5. ADC108S102 支撑 模式
ADC108S102
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