adg725/adg731
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7
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rev. prd
初步的 技术的数据
管脚 函数 描述
ADG725 ADG731 Mnemonic 函数
SCLK 串行 时钟 输入. 数据 是 clocked 在 这 输入 变换 寄存器 在 这 下落 边缘 的
这 串行 时钟 输入. 这些 设备 能 accomodate 串行 输入 比率 的 向上 至
30mhz.
起作用的 低 控制 输入 那 clears 这 输入 寄存器 和 转变 所有 switches 至 这
止 情况.
DIN 串行 数据 输入. 数据 是 clocked 在 这 8-位 输入 寄存器 在 这 下落 边缘 的
这 串行 时钟 输入.
SXX 源. 将 是 一个 输入 或者 输出.
D X 流. 将 是 一个 输入 或者 输出.
V
DD
电源 供应 输入. 这些 部分 能 是 运作 从 一个 供应 的 +1.8v 至 +5.5v
和 双 供应 的 +/-2.5v.
GND 地面 涉及.
起作用的 低 控制 输入. 这个 是 这 框架 同步 信号 为 这 输入
数据. 当
变得 低, 它 powers 在 这 sclk 和 din 缓存区 和 这 输入
变换 寄存器 是 使能. 一个 8-位 计数器 是 也 使能. 数据 是 transferred 在 这
下落 edges 的 这 下列的 clocks. 之后 8 下落 时钟 edges, 转变 情况
是 automaticaly updated.
将 是 使用 至 框架 这 信号, 或者 just 牵引的 低
为 一个 短的 时期 的 时间 至 使能 这 计数器 和 输入 缓存区.
管脚 配置
csp &放大; tqfp
36
35
34
33
32
31
30
29
28
27
26
25
13 14 15 16 17 18 19 20 21 22 23 24
1
2
3
4
5
6
7
8
9
10
11
12
48 47 46 45 44 39 38 3743 42 41 40
管脚 1
IDENTIFIER
顶 视图
(不 至 规模)
S28
S27
S26
S25
S24
S23
S22
S12
S11
S10
S9
S8
S7
S6
nc = 非 连接
S5
S4
S3
S2
S21
S20
S19
S18
ADG731
S1
S17
S13
S14
S15
S16
NC
D
NC
NC
S32
S31
S30
S29
V
DD
V
DD
NC
NC
同步
DIN
SCLK
NC
NC
NC
地
V
SS
36
35
34
33
32
31
30
29
28
27
26
25
13 14 15 16 17 18 19 20 21 22 23 24
1
2
3
4
5
6
7
8
9
10
11
12
48 47 46 45 44 39 38 3743 42 41 40
管脚 1
IDENTIFIER
顶 视图
(不 至 规模)
S12B
S11B
S10B
S9B
S8B
S7B
S6B
S12A
S11A
S10A
S9A
S8A
S7A
S6A
nc = 非 连接
S5A
S4A
S3A
S2A
S5B
S4B
S3B
S2B
ADG725
S1A
S1B
S13A
S14A
S15A
S16A
NC
DA
NC
DB
S16A
S15B
S14B
S13B
V
DD
V
DD
NC
NC
同步
DIN
SCLK
NC
NC
NC
地
V
SS
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