adg738/adg739
–5–rev. 0
管脚 配置
SCLK
重置
S2
S3
S4
S1
D
1
2
16
15
5
6
7
12
11
10
3
4
14
13
8
9
顶 视图
(不 至 规模)
同步
DOUT
S5
S6
S7
地
V
DD
S8
DIN
ADG738
SCLK
同步
DIN
DOUT
地
S2A
S3A
S2B
S3B
S4B
S1A
V
DD
S1B
DA
DB
顶 视图
(不 至 规模)
S4A
1
2
16
15
5
6
7
12
11
10
3
4
14
13
8
9
ADG739
管脚 函数 描述
ADG738 ADG739 Mnemonic 函数
1 1 SCLK 串行 时钟 输入. 数据 是 clocked 在 这 输入 变换 寄存器 在 这 下落 边缘 的 这
串行 时钟 输入. 这些 设备 能 accommodate 串行 输入 比率 的 向上 至 30 mhz.
2
重置
起作用的 低 控制 输入 那 clears 这 输入 寄存器 和 转变 所有 switches 至 这 止
情况.
3 3 DIN 串行 数据 输入. 数据 是 clocked 在 这 8-位 输入 寄存器 在 这 下落 边缘 的 这
串行 时钟 输入.
4, 5, 6, 7 4, 5, 6, 7 Sxx 源. 将 是 一个 输入 或者 输出.
8 8, 9 Dx 流. 将 是 一个 输入 或者 输出.
9, 10, 11, 12 10, 11, 12, 13
Sxx 源. 将 是 一个 输入 或者 输出.
13 14 V
DD
电源 供应 输入. 这些 部分 能 是 运作 从 一个 供应 的 2.7 v 至 5.5 v.
14 15 地 地面 涉及.
15 16 DOUT 数据 输出. 这个 准许 一个 号码 一个 部分 至 是 daisy-chained. 数据 是 clocked 输出 的
这 输入 变换 寄存器 在 这 rising 边缘 的 sclk. 这个 是 一个 打开 流 输出 这个
应当 是 牵引的 至 这 供应 和 一个 外部 电阻.
16 2
同步
起作用的 低 控制 输入. 这个 是 这 框架 同步 信号 为 这 输入 数据.
当
同步
变得 低, 它 powers 在 这 sclk 和 din 缓存区 和 这 输入变换
register 是 使能. 数据 是 transferred 在 这 下落 edges 的 这 下列的 clocks.
带去
同步
高 updates 这 转变 情况.
订货 手册
模型 温度 范围 包装 描述 包装 选项
ADG738BRU –40
°
c 至 +85
°
C 薄的 shrink 小 外形 包装 (tssop) ru-16
ADG739BRU –40
°
c 至 +85
°
C 薄的 shrink 小 外形 包装 (tssop) ru-16
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