rev. pra | 页 14 的 54 | 九月 2004
adsp-21365/6 初步的 技术的 数据
地址 数据 管脚 作 flags
至 使用 这些 管脚 作 flags (flags15–0) 设置 (=1) 位 20 的 这
sysctl 寄存器 至 使不能运转 这 parallel 端口. 然后 设置 (=1) 位
22 至 25 在 这 sysctl寄存器 accordingly.
地址 数据 模式
这 下列的 表格 显示 这 functionality 的 这 ad 管脚 为
8-位 和 16-位 transfers 至 这 并行的 端口. 为 8-位 数据
transfers, ale latches 地址 bits a23–a8 当 asserted, fol-
lowed 用 地址 位 a7–a0 和 数据 位 d7–d0 当
deasserted. 为 16-位 数据 transfers, ale latches 地址 位
a15–a0 当 asserted, followed用 数据 位 d15–d0 当
deasserted.
激励 模式
核心 操作指南 比率 至 clkin 比率 模式
为 详细信息 在 处理器 定时, 看定时 规格和
图示 5在 页 17.
表格 4. ad15–0 至 标记 管脚 mapping
ad 管脚 标记 管脚 ad 管脚 标记 管脚
AD0 FLAG8 AD8 FLAG0
AD1 FLAG9 AD9 FLAG1
AD2 FLAG10 AD10 FLAG2
AD3 FLAG11 AD11 FLAG3
AD4 FLAG12 AD12 FLAG4
AD5 FLAG13 AD13 FLAG5
AD6 FLAG14 AD14 FLAG6
AD7 FLAG15 AD15 FLAG7
表格 5. 地址/ 数据 模式 选择
ep 数据
模式
ALE AD7–0
函数
AD15–8
函数
8-位 Asserted A15–8 A23–16
8-位 Deasserted D7–0 A7–0
16-位 Asserted A7–0 A15–8
16-位 Deasserted D7–0 D15–8
表格 6. 激励 模式 选择
BOOTCFG1–0 booting 模式
00 spi 从动装置 激励
01 spi 主控 激励
10 并行的 端口 激励 通过 非易失存储器
表格 7. 核心 操作指南 比率/ clkin 比率 选择
CLKCFG1–0 核心 至 clkin 比率
00 6:1
01 32:1
10 16:1
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