adsp-21062/adsp-21062l
–21–
rev. c
记忆 write—bus 主控
使用 这些 规格 为 异步的 接合 至 memo-
ries (和 记忆-编排 peripherals) 没有 涉及 至
clkin. 这些 规格 应用 当 这 adsp-21062 是
这 总线 主控 accessing 外部 记忆 空间. 这些 切换
特性 也 应用 为 总线 主控 同步的 读/写
定时 (看 同步的 读/write–bus 主控). 如果 这些
定时 (所需的)东西 是 符合, 这 同步的 读/写 定时
能 是 ignored (和 恶行 对抗).
adsp-21062 adsp-21062l
参数 最小值 最大值 最小值 最大值 单位
定时 (所需的)东西:
t
DAAK
ack 延迟 从 地址, 选择
1, 2
14 + 7dt/8 + w 14 +7dt/8 + w ns
t
DSAK
ack 延迟 从
WR
低
1
8 + dt/2 + w 8 + dt/2 + w ns
切换 特性:
t
DAWH
地址, 选择 至
WR
Deasserted
2
17 + 15dt/16 + w 17 +15dt/16 + w ns
t
DAWL
地址, 选择 至
WR
低
2
3 + 3dt/8 3 + 3dt/8 ns
t
WW
WR
Pulsewidth 12 + 9dt/16 + w 12 +9dt/16 + w ns
t
DDWH
数据 建制 在之前
WR
高 7 + dt/2 + w 7 + dt/2 + w ns
t
DWHA
地址 支撑 之后
WR
Deasserted 0.5 + dt/16 + h 0.5 + dt/16 + h ns
t
DATRWH
数据 使不能运转 之后
WR
Deasserted
3
1 + dt/16 + h 6 + dt/16 + h 1 + dt/16 + h 6 + dt/16 + h ns
t
WWR
WR
高 至
WR
,
RD
,
DMAG
x 低 8 + 7dt/16 + h 8 + 7dt/16 + h ns
t
DDWR
数据 使不能运转 在之前
WR
或者
RD
低 5 + 3dt/8 + i 5 + 3dt/8 + i ns
t
WDE
WR
低 至 数据 使能 –1 + dt/16 –1 + dt/16 ns
t
SADADC
地址, 选择 至 adrclk 高
2
0 + dt/4 0 + dt/4
ns
w = (号码 的 wait states 指定 在 wait 寄存器)
×
t
CK
.
h = t
CK
(如果 一个 地址 支撑 循环 occurs, 作 指定 在 wait 寄存器; 否则 h = 0).
i = t
CK
(如果 一个 总线 空闲 循环 occurs, 作 指定 在 wait 寄存器; 否则 i = 0).
注释
1
ack 延迟/建制: 用户 必须 满足 t
DAAK
或者 t
DSAK
或者 同步的 规格 t
SACKC
为 deassertion 的 ack (低), 所有 三 规格 必须 是 符合 为 asser-
tion 的 ack (高).
2
这 下落 边缘 的
MS
x,
SW
,
BMS
是 关联.
3
看
系统 支撑 时间 计算
下面 测试 情况 为 计算 的 支撑 时间 给 电容的 和 直流 负载.
RD
,
DMAG
ACK
数据
WR
地址
MS
x ,
SW
BMS
t
DAWL
t
WW
t
SADADC
t
DAAK
t
WWR
t
WDE
ADRCLK
(输出)
t
DDWR
t
DATRWH
t
DWHA
t
DDWH
t
DAWH
t
DSAK
图示 14. 记忆 write—bus 主控
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