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AT89C51CC03
4182i–can–06/05
图示 1.
端口 1, 端口 3 和 端口 4 结构
便条: 这 内部的 拉-向上 能 是 无能 在 p1 当 相似物 函数 是 选择.
端口 0 和 端口 2
端口 0 和 2 是 使用 为 一般-目的 i/o或者 作 这 外部 地址/数据 总线. 端口
0, 显示 在 图示 3, differs 从 这 其它端口 在 不 having 内部的 拉-ups. 图示 3
显示 这 结构 的 端口 2. 一个 外部 源 能 拉 一个 端口 2 管脚 低.
至 使用 一个 管脚 为 一般-目的 输出, 设置 或者 clear 这 相应的 位 在 这 px reg-
ister (x = 0 或者 2). 至 使用 一个 管脚 为 一般-purpose 输入, 设置 这 位 在 这 px 寄存器 至
转变 止 这 输出 驱动器 场效应晶体管.
图示 2.
端口 0 结构
注释: 1. 端口 0 是 precluded 从 使用 作 一般-目的 i/o 端口 当 使用 作
地址/数据 总线 驱动器.
2. 端口 0 内部的 强 拉-ups assist 这逻辑-一个 输出 为 memory 总线 循环 仅有的.
除了 为 这些 总线 循环, 这 拉-向上 fet 是 止, 端口 0 输出 是 打开-流.
D
CL
Qp1.x
获得
内部的
写
至
获得
读
管脚
读
获得
p1.x
p3.x
p4.x
ALTERNATE
输出
函数
VCC
内部的
拉-向上 (1)
ALTERNATE
输入
函数
p3.x
p4.x
总线
D
Q
p0.x
获得
内部的
写
至
获得
读
管脚
读
获得
0
1
p0.x (1)
地址 低/
数据
控制
VDD
总线
(2)