AT89S8252
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这 interconnection 在 主控 和 从动装置 cpus 和
spi 是 显示 在 这 下列的 图示. 这 sck 管脚 是 这
时钟 输出 在 这 主控 模式 但是 是 这 时钟 输入 在 这
从动装置 模式. writing 至 这 spi 数据 寄存器 的 这 主控
cpu 开始 这 spi 时钟 发生器, 和 这 数据 写
shifts 输出 的 这 mosi 管脚 和 在 这 mosi 管脚 的 这
从动装置 cpu. 之后 shifting 一个 字节, 这 spi 时钟 发生器
stops, 设置 这 终止 的 传递 标记 (spif). 如果 两个都
这 spi 中断 使能 位 (spie) 和 这 串行 端口 inter-
rupt 使能 位 (es) 是 设置, 一个 中断 是 要求.
这 从动装置 选择 输入, ss
/p1.4, 是 设置 低 至 选择 一个
单独的 spi 设备 作 一个 从动装置. 当 ss
/p1.4 是 设置 高,
这 spi 端口 是 deactivated 和 这 mosi/p1.5 管脚 能 是
使用 作 一个 输入.
那里 是 四 结合体 的 sck 阶段 和 极性
和 遵守 至 串行 数据, 这个 是 决定 用 控制
位 cpha 和 cpol. 这 spi 数据 转移 formats 是
显示 在 计算数量 8 和 9.
图示 7.
spi 主控-从动装置 interconnection
8-位 变换 寄存器
主控
时钟 发生器
SPI
MISO
8-位 变换 寄存器
从动装置
MISO
MOSI MOSI
SCK
SCK
SS SS
V
CC
MSB LSB
MSB LSB
图示 8.
spi 转移 format 和 cpha = 0
*not 定义 但是 正常情况下 msb 的 character just received
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