AD1871
–10–
rev. 0
管脚 函数 描述
管脚 输入/
非. 输出 Mnemonic 描述
1I MCLK 主控 时钟. 这 主控 时钟 输入 确定 这 样本 比率 的 这 设备. mclk
能 是 256, 512, 或者 768 时间 这 抽样 频率.
2I CCLK
1
控制 端口 位 clock—clock 信号 为 控制 端口 (spi) 接口. 这个 管脚 是 recon-
figured 在 这 外部 控制 模式 (管脚 xctrl 是 高), 看 在下.
3 i/o COUT
1, 2
控制 端口 数据 out—serial 数据 输出 从 这 控制 端口 (spi) 接口 (在 读-
后面的). 这个 管脚 是 reconfigured 在 这 外部 控制 模式 (管脚 xctrl 是 高), 看
在下; 或者 在 modulator 模式 (位 mme 的 控制 寄存器 ii 是 设置), 看 在下.
4I CIN
1
控制 端口 数据 input—serial 数据 输入 为 控制 端口 (spi) 接口. 这个 管脚 是
reconfigured 在 这 外部 控制 模式 (管脚 xctrl 是 高), 看 在下.
5I CLATCH
1
控制 端口 框架 sync—frame 同步 (framing 信号) 为 控制 端口 (spi) 接口.
这个 管脚 是 reconfigured 在 这 外部 控制 模式 (管脚 xctrl 是 高), 看 在下.
6I DVDD 5 v 数字的 核心 供应
7I DGND 数字的 地面
8I XCTRL 外部 控制 使能. 这个 管脚 是 使用 至 选择 这 控制 模式 为 这 设备.
当 xctrl 是 低, 控制 是 通过 这 spi 兼容 控制 端口 (管脚 cclk, clatch,
cin, 和 cout). 当 xctrl 是 使能 (高), 控制 的 一些 设备 功能
是 可能 用 硬件 管脚 strapping (管脚
256
/512,
M
/s, df1, 和 df0). 在
外部
控制 模式, 所有 其它 功能 是 在 default 状态 (请 谈及 至 这 控制 寄存器
描述 和 外部 控制 部分).
9I AVDD 5 v 相似物 供应
10 I VINLN left 频道, 负的 输入 (通过 mux/pga)
11 I VINLP left 频道, 积极的 输入 (通过 mux/pga)
12 i/o CAPLN left 外部 过滤 电容 (负的 输入 至 modulator)
13 i/o CAPLP left 外部 过滤 电容 (积极的 输入 至 modulator)
14 O VREF
涉及 电压 输出. 它 是 推荐 至 连接 一个 电容 结合体 的 10
m
F
在 并行的 和 0.1
m
f 在 vref 和 agnd (管脚 15). (看 布局 recommendations.)
15 I AGND 相似物 地面
16 i/o CAPRP 正确的 外部 过滤 电容 (积极的 输入 至 modulator)
17 i/o CAPRN 正确的 外部 过滤 电容 (负的 输入 至 modulator)
18 I VINRP 正确的 频道, 积极的 输入 (通过 mux/pga)
19 I VINRN 正确的 频道, 负的 输入 (通过 mux/pga)
20 I AGND 相似物 地面
21 I CASC cascade 使能. 这个 管脚 使能 cascading 的 向上 至 四 ad1871 设备 至 一个 单独的
dsp 串行 端口 (看 cascading 部分).
22 I DGND 数字的 地面
23 I ODVDD
数字的 接口 供应. 这 数字的 接口 能 运作 从 3.3 v 至 5.0 v (名义上的).
24 I
重置
重置
25 i/o DIN
2
串行 数据 输入. 串行 数据 输入 管脚, 仅有的 有效的 当 这 设备 是 配置 在 cas-
cade 模式 (管脚 casc 是 高). 这个 管脚 是 reconfigured 在 modulator 模式 (位 mme
的 控制 寄存器 ii 是 设置), 看 在下.
26 O DOUT
2
音频的 串行 数据 输出. 这个 管脚 是 reconfigured 在 modulator 模式 (位 mme 的
控制 寄存器 ii 是 设置), 看 在下.
27 i/o BCLK
2
音频的 串行 位 时钟. 这 位 时钟 是 这 音频的 数据 串行 时钟 和 确定 这
比率 的 音频的 数据 转移. 这个 管脚 是 reconfigured 在 modulator 模式 (位 mme 的
控制 寄存器 ii 是 设置), 看 在下.
28 i/o LRCLK
2
left/正确的 时钟. 这个 时钟, 也 知道 作 这 文字 时钟, 确定 这 抽样 rate.
它 是 一个 输出 或者 输入 取决于 在 这 状态 的
主控
/从动装置. 这个 管脚 是 reconfigured
在 modulator 模式 (位 mme 的 控制 寄存器 ii 是 设置), 看 在下.
注释
1
外部 控制 模式 (看 pg 11)
2
modulator 模式 (看 pg 11)
: 点此下载
