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AD1871
–17–
数字的 decimating 过滤
这 过滤 和 decimation 的 这 ad1871’s modulator 数据
stream 是 执行 在 一个 embedded dsp engine. 这 第一
平台 的 过滤 是 这 sinc 过滤, 这个 有 可选择的 deci-
mation (选择 用 这 modulator 时钟 控制 位 (amc, 看
modulator 部分). 这 default decimation 在 这 sinc 平台
提供 一个 样本 比率 减少 的 16; 这个 corresponds 和 一个
modclk 比率 的 128
¥
f
S
. 这 alternate 设置 的 这 amc
位 给 一个 sinc decimation 因素 的 8 那 corresponds 和 一个
modclk 比率 的 64
¥
f
S
. 这 输出 的 这 sincdecimator
平台 是 在 一个 比率 的 8
¥
f
S
.
这 过滤 engine 实现 二 half-带宽 fir 过滤 sections
和 一个 sinc 补偿 平台 那 一起 给 一个 更远
decimation 因素 的 8. 请 谈及 至 tpcs 1 通过 4 为
详细信息 在 这 responses 的 这 sinc 和 fir 过滤 sections.
tpc 5给 这 composite 回馈 的 这 sinc 和 fir 过滤.
高-通过 过滤
这 ad1871 特性 一个 optional 高-通过 过滤 部分 那
提供 这 能力 的 rejecting 直流 从 这 输出 数据 stream.
这 高-通过 过滤 是 使能 用 设置 位 8 (hpe) 的 控制
寄存器 i 至 1. 请 谈及 至 tpc 7 和 tpc 8 为 详细信息 的
这 高-通过 过滤 特性.
模数转换器 编码
这 模数转换器’s 输出 数据 stream 是 在 一个 二’s complement
encoded format. 这 文字 宽度 能 是 选择 从 16 位,
20位, 或者 24 位 (看 表格 vi 和 表格 vii). 这 编码
scheme 是 详细地 在 表格 i.
表格 i. 模数转换器 编码
代号 水平的
011111.......1111 +full 规模
000000........0000 0 (ref 水平的)
100000........0001 –full 规模
相似物 输入 部分
这 相似物 输入 部分 comprises 一个 差别的 pga 平台.
它 能 也 是 配置 为 单独的-结束 输入, 准许
二 此类 输入 至 是 选择 通过 一个 multiplex 转变. 这
pga 有 five 增益 settings (看 表格 v) ranging 从 0 db
至12 db 在 3 db 步伐.
在 差别的 模式, 这 vinxp 和 vinxn 输入 管脚 是
连接 至 一个 一双 的 反相的 放大器 谁的 输出 是
连接 至 这 capxn 和 capxp 管脚, 各自.
(看 图示 10.)
CAPxN
CAPxP
V
CM
VINxP
VINxN
V
CM
图示 10. 差别的 相似物 输入
在 单独的-结束 模式, 也 vinxp 或者 vinxn 能 是 选择
作 这 输入. 这 一双 的 输入 反相的 放大器 是 reconfig-
ured 作
一个 单独的-结束-至-差别的 转换 平台. 又一次 这
输出
的 这 差别的 部分 是 连接 至 管脚 capxp
和 capxn (看 图示 11).
CAPxN
CAPxP
V
CM
VINxP
VINxN
V
CM
图示 11. 单独的-结束 相似物 输入
这 相似物 输入 部分 是 使能 (powered 在) 用 default
在 重置. 如果 它 是 必需的 至 绕过 这 相似物 输入 部分 用
使用 这 modulator 输入 管脚 (capxp 和 capxn) 直接地,
然后 这 相似物 输入 部分 必须 是 powered 向下 用 设置
位 mer 和 mel 在 控制 寄存器 iii.
串行 数据 接口
这 ad1871’s 串行 数据 接口 组成 的 三 管脚
(lrclk, bclk, 和 sdata). lrclk 是 这 framing sig-
nal 为 left 和 正确的 频道 样本 和 它的 频率 是
equal 至这 抽样 频率 (f
S
). bclk 是 这 串行 时钟
使用 至时钟 这 数据 样本 从 这 ad1871 和 它的 fre-
quency 是 equal 至 64
¥
f
S
(给 32 bclk 时期 为 各自
的 这 left和 正确的 途径). sdata 输出 这 left 和正确的
频道 样本 数据 coincident 和 这 下落边缘 的 bclk.
这 串行 数据 接口 支持 所有 这 popular 音频的 接口
standards, 此类 作 i
2
s, left-justified (lj), 和 正确的-justified (rj), 作
好 作 这 串行 接口 的 modern dsps. 这 接口 模式 是
选择 用 程序编制 这 位 df1–df0 的 控制 寄存器 ii
(看 tables vi 和 viii).
这 数据 样本 宽度 能 是 选择 从 16, 20, 或者 24 位 用
程序编制 位 ww1–ww0 的 控制 寄存器 ii (看
tables vi和 vii).
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