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资料编号:97486
 
资料名称:AD1871YRS
 
文件大小: 1384.11K
   
说明
 
介绍:
Stereo Audio, 24-Bit, 96 kHz, Multibit ADC
 
 


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本平台电子爱好着纯手工中文简译:截至2020/5/17日,支持英文词汇500个
rev. 0
AD1871
–19–
cascade 模式
这 ad1871 支持 cascading 的 向上 至 四 设备 在 一个
daisy-chain 配置 至 这 串行 端口 的 一个 dsp. 在 cascade
模式, 各自 设备 负载 一个 内部的 64-位 变换 寄存器 和
结果 的 这 left 和 正确的 频道 conversions. 这 64-
位 register 是 分割 在 二 subframes 的 32 位 各自; 这 第一
left 频道 数据 和 这 第二 为 正确的 频道 数据.
结果 是 left-justified, msb 第一 在里面 这 subframes,
和 这文字-宽度 设置 在 控制 寄存器 ii 应用.
Remaining位 在里面 这 subframe, 在之外 这 转换
文字-宽度, 是 设置 至 零. 请 谈及 至 图示 16.
向上 至 四 设备 能 是 连接 在 一个 daisy chain 作 显示
在 图示 17. 所有 设备 必须 是 设置 在 cascade 模式 用 tying
这 casc 管脚 的 各自 设备 至 一个 逻辑 高. 这 第一 设备 在
这 chain (设备 4) 有 它的 din 管脚 系 至 逻辑低. 它的
dout 管脚 是 连接 至 这 din 管脚 的 设备 3 whose
dout 是 在 转变 连接 至 这 din 管脚 的 设备 2. 这个
daisy chaining 是 持续 直到 这 dout 的 设备 1 是
连接 至 这 dsp’s 串行 端口 rx 数据 线条 (dr0). 这
dsp’s rx 串行 时钟 (rxclk0) 是 连接 至这 bclk
管脚 的所有 ad1871 设备 和 这 dsp’s rx 框架 同步 (rfs0)
连接 至 这 lrclk 管脚 的 所有 ad1871 设备.
64-位 框架
32-位 left subframe 32-位 正确的 subframe
16-位 结果 16-位 结果
20-位 结果
24-位 结果
20-位 结果
24-位 结果
图示 16. dsp 模式
这 dsp 能 是 这 主控 和 供应 这 框架 同步 和
串行时钟 至 这 ad1871s, 或者 一个 的 这 ad1871s 能 是
设置 作这 主控 和 这 dsp 和 所有 其它 ad1871s 设置 至
从动装置. 各自抽样 时期 begins 和 一个 框架 同步 正在 gener-
ated either 用 这 dsp 或者 一个 的 这 ad1871s, 取决于 在
主控
/从动装置 选择. 这 框架-同步 脉冲波 导致 各自
设备 至 加载 这64-位 数据 i/o 寄存器 和 这 left 和
正确的 模数转换器 结果. these 结果 是 然后 clocked 对着 这
dsp 在哪里 它们 是 received 在 这 下列的 顺序: 设备 1,
left; 设备 1, 正确的; 设备 2, left; 设备 2, right; 设备 3,
left; 设备 3, 正确的; 设备 4, left; 和 设备 4, right.
这 dsp’s 串行 端口 必须 是 编写程序 至 接受 32-位
文字 长度 regardless 的 这 ad1871 文字 长度. 这 号码
的 样本 words 至 是 accepted 每 样本 间隔 将 是
决定 用 这 号码 的 ad1871 设备 在 cascade, 向上
一个 最大 的 第八 words 相应的 和 这 最大
号码 的 四 设备.
图示 17 也 显示 这 连接 的 一个 sepa比率 dsp 串行 端口
接口 至 这 控制 端口 (spi) 接口 的 这 倾泻
ad1871s. 又一次 这个 cascade 是 执行 作 一个 daisy chain,
在哪里 这 控制 words 为 这 四 设备 是 输出 在
sequence (取决于 在 这 hookup – 1, 2, 3, 和 4 在 这
例子) 至 是 latched 同时发生地 在 各自 设备 用 这
一般 clatch. 在 这个 模式, 它 是 需要 至 send 一个
控制 文字 为 各自 设备 (16 位
这 号码 的 设备)
从 这 spi 端口 的 这 控制 host. 这 clatch 信号 能
是 控制 从 一个 独立的 可编程序的 输出 线条. 它 是
也 可能 至 有 单独的读/写 的 这 ad1871s
使用 独立的 clatch 控制 为 各自 设备.
当 使用 cascade 模式, 这 数据 接口 defaults 至 left-
justified, msb 第一 数据, regardless 的 这 状态 的 这 接口
模式 选择 (用 spi 或者 外部 控制).
这 定时 relationships 的 这 cascade 模式 是 显示 在
图示 18.
ad1871 非.1
CLATCH
CCLK
COUT
CIN
LRCLK
BCLK
DOUT
DIN
ad1871 非.2
CLATCH
CCLK
COUT
CIN
LRCLK
BCLK
DOUT
DIN
ad1871 非.3
CLATCH
CCLK
COUT
CIN
LRCLK
BCLK
DOUT
DIN
ad1871 非.4
CLATCH
CCLK
COUT
CIN
LRCLK
BCLK
DOUT
DIN
DT1
DR1
txclk1/rxclk1
tfs1/rfs1
RFS0
RXCLK0
DR0
adsp-21xxx
sharc dsp
图示 17. dsp 模式
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