相似物 输入
作 显示 在 图示 2, 这 相似物 输入 信号
是 连接 至 这 cs5336 通过 一个 rc 网络.
r1 和 c1 提供 消除走样 和 最佳的
源 阻抗 为 这 正确的 相似物 输入
频道 当 r2 和 c2 做 所以 为 这 left chan-
nel. 这 zeror 和 zerol 输入 是 系 至
这 相似物 地面 平面 在 这 板 作 运输
从 这 工厂, 但是 空间 是 提供 为 一个 运算-
tional rc 部分 在 各自. 这些 rc sections
将 是 增加 至 模型 这 输出 阻抗 的
这 相似物 信号 源 至 降低 补偿 错误
在 校准.
图示 3 显示 这 optional 输入 缓存区 电路.
这个 能 是 使用 作 一个 例子 输入 缓存区 cir-
cuit 为 your 应用. 如果 这 模数转换器 是 驱动
从 一个 50
Ω
源 阻抗 信号 发生器,
这 输入 缓存区 放大器 将 是 绕过.
放置 p8 和 p9 跳越者 在 这 输出 位置,
和 短的 电路 r1 和 r2. 这个 确保 那
这 模数转换器 是 驱动 从 一个 50
Ω
源 resis-
tance. 也 除去 u13 运算-放大, 至 除去 这
1k
Ω
加载 阻抗.
定时 发生器
p7 选择 这 主控 时钟 源 有提供的 至
这 iclkd 管脚 的 这 转换器. 作 运输 从
这 工厂, p7 是 设置 至 这 "int" 位置 至
选择 这 12.288 mhz 时钟 信号 提供 用
u3. 一个 外部 主控 时钟 信号 将 是 con-
nected 至 这 extclkin 连接器 和 选择
用 放置 p7 在 这 "ext" 位置. 便条 那
r6, 系 在 extclkin 和 地, 是
有 为 阻抗 相一致 一个 外部
时钟 源. 这 板 是 运输 和 smode
高, 这个 选择 主控 定时 模式. 在
这个 模式, sclk, l/r 和 fsync 是 所有 输出-
puts, 发生 用 这 转换器 从 iclkd.
串行 输出 接口
这 串行 输出 接口 是 提供 用 这
sdata, sclk, fsync 和 l/r bNC
连接器 在 这 evaluation 板. 这些 输出-
_
+
U13A
VA+
0.1 uf
8
1 k
R22
4
va-
0.1 uf
1
2
3
1 k
R21
r1, 图 2
U13B
1 k
R24
7
6
5
1 k
R23
r2, 图 2
AINL
AINR
在
输出
在
输出
P9
P8
C32
C33
_
+
MC33078P
图示 3. 输入 缓存区 电路
cdb5336,8,9
DS23DB5 3-63
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