时钟 synthesizer 和 差别的 cpu 输出
CY28408
Cypress 半导体 公司
• 3901 北 第一 街道 • San Jose
,
ca 95134 • 408-943-2600
文档 #: 38-07617 rev. ** 修订 12月 17, 2003
特性
• 兼容 至 intel
®
ck 408 mobile 时钟 synthesizer
• 支持 intel p4 和 brookdale cpu
• 规格
• 3.3v 电源 供应
• 三 差别的 cpu clocks
• ten copies 的 pci clocks
• 六 copies 的 3v66 clocks
• smbus 支持 和 读 后面的 能力
• 展开 spectrum 电磁的 干扰 (emi)
减少
• dial-一个-频率
®
特性
• dial-一个-db
特性
• 56-管脚 tssop 包装
便条:
1. tclk 是 一个 测试 时钟 驱动 在 这 xtal_在 输入 在 测试模式. m = 驱动 至 一个 水平的 在 1.0v 和 1.8v. 如果 这 s2 管脚是 在 一个 m 水平的 在 电源-向上, 一个
0 状态 将 是 latched 在 这 设备的 内部的 状态 寄存器.
表格 1. 频率 表格
[1]
s2 s1 S0 cpu(0:2) 3V66 pci_pcif REF usb/点
1 0 0 100 mhz 66 mhz 33 mhz 14.318 mhz 48 mhz
1 0 1 133 mhz 66 mhz 33 mhz 14.318 mhz 48 mhz
110 保留
1 1 1 166 mhz 66 mhz 33 mhz 14.318 mhz 48 mhz
0 0 0 66 mhz 66 mhz 33 mhz 14.318 mhz 48 mhz
0 0 1 100 mhz 66 mhz 33 mhz 14.318 mhz 48 mhz
010 保留
0 1 1 133 mhz 66 mhz 33 mhz 14.318 mhz 48 mhz
M 0 0 hi-z hi-z hi-z hi-z hi-z
M 0 1 tclk/2 tclk/4 tclk/8 TCLK tclk/2
块 图解
管脚 配置
PLL1
PLL2
/2
WD
逻辑
电源
向上 逻辑
XIN
XOUT
cpu_stp#
IREF
VSSIREF
s(0:2)
MULT0
vtt_pwrgd#
pci_stp#
PD#
SDATA
SCLK
VDDA
3v66[2:5]
48m_点
48m_usb
pci_f(0:2)
pci(0:6)
3v66_1/vch
3v66_0
cpuc(0:2)
cput(0:2)
REF
I2C
逻辑
VDD
XIN
XOUT
VSS
PCIF0
PCIF1
PCIF2
VDD
VSS
PCI0
epci1/pci1
PCI2
epci3/pci3
VDD
VSS
PCI4
PCI5
PCI6
VDD
VSS
3v66_2
3v66_3
3v66_4
3v66_5
PD#
VDDA
VSSA
vtt_pwrgd#
REF
S1
S0
cpu_stp#
CPUT0
CPUC0
VDD
CPUT1
CPUC1
VSS
VDD
CPUT2
CPUC2
MULT0
IREF
VSSIREF
S2
48m_usb
48m_点
VDD
VSS
3v66_1/vch
pci_stp#
3v66_0
VDD
VSS
SCLK
SDATA
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
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