ultra37000 cpld 家族
文档 #: 38-03007 rev. *d 页 17 的 64
参数
[11]
V
X
输出 waveform—measurement 水平的
t
er(–)
1.5v
t
er(+)
2.6v
t
ea(+)
1.5v
t
ea(–)
V
这
(d) 测试 波形
V
OH
V
X
0.5v
V
OL
V
X
0.5v
V
X
V
OH
0.5v
V
X
V
OL
0.5v
切换 特性
在 这 运行 范围
[12]
参数 描述 单位
combinatorial 模式 参数
t
PD
[13, 14, 15]
输入 至 combinatorial 输出 ns
t
PDL
[13, 14, 15]
输入 至 输出 通过 transparent 输入 或者 输出 获得 ns
t
PDLL
[13, 14, 15]
输入 至 输出 通过 transparent 输入 和 输出 latches ns
t
EA
[13, 14, 15]
输入 至 输出 使能 ns
t
ER
[11, 13]
输入 至 输出 使不能运转 ns
输入 寄存器 参数
t
WL
时钟 或者 获得 使能 输入 低 时间
[8]
ns
t
WH
时钟 或者 获得 enable 输入 高 时间
[8]
ns
t
是
输入 寄存器 或者 获得 设置-向上 时间 ns
t
IH
输入 寄存器 或者 获得 支撑 时间 ns
t
ICO
[13, 14, 15]
输入 寄存器 时钟 或者 获得 使能 至 combinatorial 输出 ns
t
ICOL
[13, 14, 15]
输入 寄存器 时钟 或者 获得 使能 至 output 通过 transparent 输出 获得 ns
同步的 clocking 参数
t
CO
[14, 15]
同步的 时钟 (clk
0
, clk
1
, clk
2
, 或者 clk
3
) 或者 获得 使能 至 输出 ns
t
S
[13]
设置-向上 时间 从 输入 至 同步. clk (clk
0
, clk
1
, clk
2
, 或者 clk
3
) 或者 获得 使能 ns
t
H
寄存器 或者 获得 数据 支撑 时间 ns
t
CO2
[13, 14, 15]
输出 同步的 时钟 (clk
0
, clk
1
, clk
2
, 或者 clk
3
) 或者 获得 使能 至 combinatorial 输出
延迟 (通过 逻辑 排列)
ns
t
SCS
[13]
输出 同步的 时钟 (clk
0
, clk
1
, clk
2
, 或者 clk
3
) 或者 获得 使能 至 输出 同步的
时钟 (clk
0
, clk
1
, clk
2
, 或者 clk
3
) 或者 获得 使能 (通过 逻辑 排列)
ns
t
SL
[13]
设置-向上 时间 从 输入 通过 transparent latch 至 输出 寄存器 同步的 时钟 (clk
0
CLK
1
, clk
2
, 或者 clk
3
) 或者 获得 使能
ns
t
HL
支撑 时间 为 输入 通过 transparent 获得 从 输出 寄存器 同步的 时钟 (clk
0
,
CLK
1
, clk
2
, 或者 clk
3
) 或者 获得 使能
ns
注释:
11. t
ER
量过的 和 5-pf 交流 测试 加载 和 t
EA
量过的 和 35-pf 交流 测试 加载.
12. 所有 交流 参数 是 量过的 和 二 输出 切换 和 35-pf 交流 测试 加载.
13. 逻辑 blocks 运行 在低-电源模式, 增加 t
LP
至 这个 规格.
14. 输出 使用 慢 输出 回转 比率, 增加 t
回转
至 这个 规格.
15. 当 v
CCO
= 3.3v, 增加 t
3.3io
至 这个 规格.
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