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usb cy7c63722/23
CY7C63743
文档 #: 38-08022 rev. ** 页 49 的 58
便条:
11. 这200
Ω
内部的 阻抗 在 这 vreg 管脚 给 一个 标准 usb 拉-向上 使用 这个 值. alternately, 一个 1.5 k
Ω
,5%pull-向上 从 d– 至 一个 外部 3.3v 供应
能 是 使用.
V
OLU
静态的 输出 低 0.3 V 和 r
PU
至 vreg 管脚
V
OHZ
静态的 输出 高, 空闲 或者 suspend 2.7 3.6 V R
PD
连接 d– 至 地, r
PU
连接 d– 至 vreg 管脚
[4]
V
DI
差别的 输入 敏锐的 0.2 V |(d+)–(d–)|
V
CM
差别的 输入 一般 模式 范围 0.8 2.5 V
V
SE
单独的 结束 接受者 门槛 0.8 2.0 V
C
在
transceiver 电容 20 pF
I
LO
hi-z 状态 数据 线条 泄漏 –10 10
µ
a0 v < v
在
<3.3 v (d+ 或者 d– 管脚)
R
PU
外部 总线 拉-向上 阻抗 (d–) 1.274 1.326 k
Ω
1.3 k
Ω
±2% 至 v
REG
[11]
R
PD
外部 总线 拉-向下 阻抗 14.25 15.75 k
Ω
15 k
Ω
±5% 至 地
ps/2 接口
V
OLP
静态的 输出 低 0.4 V isink = 5 毫安, sdata 或者 sclk 管脚
R
PS2
内部的 ps/2 拉-向上 阻抗 3 7 k
Ω
sdata, sclk 管脚, ps/2 使能
一般 目的 i/o 接口
R
向上
拉-向上 阻抗 8 24 k
Ω
V
ICR
输入 门槛 电压, cmos 模式 40% 60% V
CC
低 至 高 边缘, 端口 0 或者 1
V
ICF
输入 门槛 电压, cmos 模式 35% 55% V
CC
高 至 低 边缘, 端口 0 或者 1
V
HC
输入 hysteresis 电压, cmos 模式 3% 10% V
CC
高 至 低 边缘, 端口 0 或者 1
V
ITTL
输入 门槛 电压, ttl 模式 0.8 2.0 V 端口 0, 1, 和 2
V
OL1A
V
OL1B
输出 低 电压, 高 驱动 模式 0.8
0.4
V
V
I
OL1
= 50 毫安, 端口 0 或者 1
[4]
I
OL1
= 25 毫安, 端口 0 或者 1
[4]
V
OL2
输出 低 电压, 中等 驱动 模式 0.4 V I
OL2
= 8 毫安, 端口 0 或者 1
[4]
V
OL3
输出 低 电压, 低 驱动 模式 0.4 V I
OL3
= 2 毫安, 端口 0 或者 1
[4]
V
OH
输出 高 电压, 强 驱动 模式 V
CC
–2 V 端口 0 或者 1, i
OH
= 2 毫安
[4]
R
XIN
拉-向下 阻抗, xtalin 管脚 50 k
Ω
内部的 时钟 模式 仅有的
参数 最小值 最大值 单位 情况
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