DS90CR481 管脚 描述—频道 Link 传输者
管脚 名字 i/o 描述
TxIN I TTL 水平的 输入. (便条 10).
TxOUTP O 积极的 LVDS 差别的 数据 输出.
TxOUTM O 负的 LVDS 差别的 数据 输出.
TxCLKIN I TTL 水平的 时钟 输入. 这 rising 边缘 acts 作 数据 strobe.
TxCLKP O 积极的 LVDS 差别的 时钟 输出.
TxCLKM O 负的 LVDS 差别的 时钟 输出.
PD
I TTL 水平的 输入. Assertion (低 输入) 触发-states 这 输出, ensuring 低
电流 在 电源 向下. (便条 10).
PLLSEL I PLL 范围 选择. 这个 管脚 必须 是 系 至 V
CC
. NC 或者 系 至 地面 是
保留 为 future 使用. (便条 10)
前 I 前-emphasis “level” 选择. 前-emphasis 是 起作用的 当 输入 是 系 至 V
CC
通过 外部 拉-向上 电阻. 电阻 值 确定 前-emphasis
水平的 (看 产品 信息 部分). 为 正常的 LVDS 驱动 水平的
(非 前-emphasis) leave 这个 管脚 打开 (做 不 系 至 地面).
ds_opt I 缆索 Deskew 执行 当 TTL 水平的 输入 是 低. 非 TxIN 数据 是
抽样 在 deskew. 至 执行 Deskew 函数, 输入 必须 是 使保持
低 为 一个 最小 的 4 时钟 循环. 这 Deskew 运作 是 正常情况下
安排 之后 这 TX 和 RX PLLs 有 锁. 它 应当 也 是
安排 之后 一个 系统 重置, 或者 一个 reconfiguration 事件. 它 必须 是
peformed 在 least once 当 "deskew" 是 使能. (便条 10)
BAL I TTL 水平的 输入. 这个 管脚 是 先前 labeled 作 V
CC
, 这个 使能 这
直流 Balance 函数. 但是 当 系 低 或者 left 打开, 这 直流 Balance
函数 是 无能. 请 谈及 至 (
计算数量 15, 16
) 为 LVDS 数据 位
mapping 各自. (便条 10), (便条 12)
V
CC
I 电源 供应 管脚 为 TTL 输入 和 数字的 电路系统. 绕过 不 必需的
在 管脚 20 和 21.
地 I 地面 管脚 为 TTL 输入 和 数字的 电路系统.
PLLV
CC
I 电源 供应 管脚 为 PLL 电路系统.
PLLGND I 地面 管脚 为 PLL 电路系统.
LVDSV
CC
I 电源 供应 管脚 为 LVDS 输出.
LVDSGND I 地面 管脚 为 LVDS 输出.
NC 非 连接. 制造 非 连接 至 这些 管脚 - leave 打开.
便条 10:
输入 default 至 “low” 当 left 打开 预定的 至 内部的 拉-向下 电阻.
ds90cr481/ds90cr482
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