DS90CR482 管脚 描述—频道 Link 接受者
管脚 名字 i/o 描述
RxINP I 积极的 LVDS 差别的 数据 输入.
RxINM I 负的 LVDS 差别的 数据 输入.
RxOUT O TTL 水平的 数据 输出. 在 PowerDown (pd = 低) 模式, 接受者 输出 是
强迫 至 一个 低 状态.
RxCLKP I 积极的 LVDS 差别的 时钟 输入.
RxCLKM I 负的 LVDS 差别的 时钟 输入.
RxCLKOUT O TTL 水平的 时钟 输出. 这 rising 边缘 acts 作 数据 strobe.
PLLSEL I PLL 范围 选择. 这个 管脚 必须 是 系 至 V
CC
. NC 或者 系 至 地面 是 保留 为
future 使用. (便条 10)
DESKEW I Deskew / Oversampling “on/off” 选择. 当 使用 这 Deskew / Oversample
特性 这个 管脚 必须 是 系 至 V
CC
. Tieing 这个 管脚 至 地面 使不能运转 这个 特性.
(便条 10) Deskew 是 仅有的 supported 在 这 直流 Balance 模式.
PD I TTL 水平的 输入. 当 asserted (低 输入) 这 接受者 输出 是 低. (便条 10)
V
CC
I 电源 供应 管脚 为 TTL 输出 和 数字的 电路系统. 绕过 不 必需的 在 管脚
6 和 77.
地 I 地面 管脚 为 TTL 输出 和 数字的 电路系统.
PLLV
CC
I 电源 供应 为 PLL 电路系统.
PLLGND I 地面 管脚 为 PLL 电路系统.
LVDSV
CC
I 电源 供应 管脚 为 LVDS 输入.
LVDSGND I 地面 管脚 为 LVDS 输入.
NC 非 连接. 制造 非 连接 至 这些 管脚 - leave 打开.
便条 11:
这些 接受者 有 输入 失败-safe 偏差 电路系统 至 保证 一个 稳固的 接受者 输出 为 floating 或者 terminated 接受者 输入. 下面 测试 情况
接受者 输入 将 是 在 一个 高 状态. 如果 这 缆索 interconnect (媒介) 是 disconnected 这个 结果 在 floating/terminated 输入, 这 输出 将 仍然是 在 这
last 有效的 状态.
便条 12:
这 DS90CR482 是 设计 至 automatically 发现 这 直流 Balance 或者 非-直流 Balance transmitted 数据 从 这 DS90CR481 和 deserialize 这 LVDS
数据 符合 至 这 定义 位 mapping.
ds90cr481/ds90cr482
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