gmzan3 初步的 数据 薄板
c0523-dat-01g 12 july 2003
genesis 微芯 confidential
http://www.genesis-微芯.com
3 gmzan3 管脚 列表
i/o legend: 一个
= 相似物,
I
= 输入,
O
= 输出,
P
= 电源,
G
= 地面,
i-pu
= 输入 和 拉-向上,
i-pd
= 输入 和 拉 向下,
io-pd
= 双向的 和 拉 向下
表格 1.
相似物 输入 端口 (一般 至 gmzan3t 和 gmzan3l)
管脚 名字 非. i/o 描述
avdd_red_3.3 96 AP 相似物 电源 (3.3v) 为 这 red channel. 必须 是 绕过 和 解耦 电容
(0.1µf) 至 agnd_red 管脚 在 系统 板 (作 关闭 作 可能 至 这 管脚).
RED+ 97 AI 积极的 相似物 输入 为 red 频道.
red- 98 AI 负的 相似物 输入 为 red 频道.
agnd_red 99 AG 相似物 地面 为 这 red 频道.
必须 是 直接地 连接至 这 系统 地面 平面.
avdd_绿色_3.3 91 AP 相似物 电源 (3.3v) 为 这 绿色 频道. 必须 是 绕过 和 解耦 电容
(0.1µf) 至 agnd_绿色 管脚在 系统 板 (作 关闭 作可能 至 这 管脚).
sog_mcss 92 ai 专心致志的 同步-在-绿色 管脚
GREEN+ 93 AI 积极的 相似物 输入 为 绿色 频道.
绿色- 94 AI 负的 相似物 输入 为 绿色 频道.
agnd_绿色 95 AG 相似物 地面 为 这 绿色 频道.
必须 是 直接地 连接至 这 系统 地面 平面.
avdd_蓝_3.3 87 AP 相似物 电源 (3.3v) 为 这 蓝 channel. 必须 是 绕过 和 解耦 电容
(0.1µf) 至 agnd_蓝 管脚 在 系统 板 (作 关闭 作 可能 至 这 管脚).
BLUE+ 88 AI 积极的 相似物 输入 为 蓝 频道.
蓝- 89 ai 负的 相似物输入 为 蓝 频道.
agnd_蓝 90 AG 相似物 地面 为 这 蓝 频道.
必须 是 直接地 连接至 这 系统 地面 平面.
avdd_模数转换器_3.3 100 AP 相似物 电源 (3.3v) 为 模数转换器 相似物 blocks那 是 shared 用 所有 三 途径. 包含
带宽 间隙 涉及, 主控 偏置 和 全部-规模 调整. 必须是 绕过 和
解耦 电容 (0.1µf) 至 agnd_模数转换器 管脚 在系统 板 (作 关闭 作 可能 至
这 管脚).
模数转换器_测试 101 AO 相似物 测试 输出 为 模数转换器. 做 不 连接.
agnd_模数转换器 102 AG 相似物 地面 为 模数转换器 相似物 blocks 那 是 shared 用 所有 三 途径. 包含 带宽
间隙 涉及, 主控 偏置 和 全部-规模 调整.
必须 是 直接地 连接 至 系统 地面 平面.
地_模数转换器 103 AG 数字的 地面 为 模数转换器 clocking 电路.
必须 是 直接地 连接至 这 系统 地面 平面.
vdd_模数转换器_1.8 104 P 数字的 电源 (1.8v) 为 模数转换器 encoding 逻辑. 必须 是 绕过 和 解耦 电容
(0.1µf) 至 地_模数转换器 管脚 在 系统 board (作 关闭 作 可能 至 这 管脚).
HSYNC 85 I 模数转换器 输入 horizontal 同步 输入. 这输入 hysteresis 能 是 设置 至 0.5v 或者 1.5v
[input, 施密特 触发, 5v-tolerant]
VSYNC 86 I 模数转换器 输入 vertical 同步 输入. 这 在放 hysteresis 能 是 设置 至 0.5v 或者 1.5v
[input, 施密特 triggered, 5v-tolerant]
表格 2.
时钟 管脚 (一般 至 gmzan3t 和 gmzan3l)
管脚 名字 非 i/o 描述
TCLK 111 AI 涉及 时钟 (tclk) 从 这 14.3mhz结晶 振荡器 (看 图示 5), 或者 从 单独的-
结束 cmos/ttl 时钟 振荡器 (看 图示 8).这个 是 一个 5v-tolerant 输入. 看 表格 14.
XTAL 110 AO 结晶 振荡器 输出.
vbufs_rpll 107 AO 保留. 为 测试 目的 仅有的. 做 不 连接
avss_rpll 108 G 相似物 地面 为 这 涉及 dds pll.必须 是 直接地 连接 至 这 系统 地面
平面.
vss_rpll 105 G 数字的 地面 为 这 rclk 和 时钟 发生器. 必须 是 直接地 连接 至 这 系统
地面 平面.
vdd_rpll_1.8 106 P 数字的 电源 为 这 rclk 和 时钟 发生器. 连接 至 1.8v 供应. 必须 是 绕过
和 一个 0.1µfcapacitor 至 管脚 avss_rpll
avdd_rpll_3.3 109 P 相似物 电源 为 这 涉及 dds pll. 连接 至 3.3v 供应. 必须 是 绕过 和 一个
0.1µfcapacitor 至 管脚 vss_rpll
: 点此下载
