2
ics9158-05
先进的 信息
管脚 配置
管脚 描述 为 ics9158-05
24-管脚 soic
* 输入 管脚 有 内部的 拉-向上 至 vdd.
符合实际
vdd = +5v±10%, ta=0°c 至 70°c 除非 否则 陈述
pd# forces 所有 输出 低 和 powers-向下 这 振荡器 和 pll
电路系统, 降低 电源 消耗量. 在 顺序 至 确保 glitch-自由 开始
和 停止 的 这 cpu 和 总线 clocks, pd# 应当 是 asserted 之后 这
cpu 和 总线 clocks 有 stopped, 和 是 deasserted 10ms (最大
pll 锁 时间) 较早的 至 开始 这 clocks.
OE PD# floppy (mhz) keybd (mhz)
1 1 24 12
1 0 低 低
0 X Tristate Tristate
管脚 号码 管脚 名字 类型 描述
1 REFCLK 输出 14.318 时钟 输出.
2 X2 输出 结晶 连接, 这个 包含 输出 结晶 加载 电容.
3X1 在
结晶 连接, 这个 包含 结晶 加载 电容 和 反馈 偏差
为 一个 名义上的 14.31818 mhz 并行的-resonance 12pf 结晶.
4 VDD PWR 数字的 电源 供应.
5 地 PWR 数字的 地面.
6 KEYBD 输出 12 mhz 键盘 时钟 输出.
7 FLOPPY 输出 24 mhz floppy disk 时钟 输出.
8 BUS0 输出 总线 时钟 输出.
9 AGND PWR 相似物 地面.
10 OE 在 输出 使能. tristates 所有 输出 当 低.*
11 BUS1 输出 总线 时钟 输出.
12 地 PWR 数字的 地面.
13 CPU0 输出 cpu 时钟 输出.
14 CPU1 输出 cpu 时钟 输出.
15 PD# 在 电源-向下 输入 shuts 止 两个都 pll stages 当 低.*
16 AVDD PWR 相似物 电源 供应.
17 BUS2 输出 cpu 时钟 输出.
18 BUS3 输出 总线 时钟 输出.
19 地 PWR 数字的 地面.
20 VDD PWR 数字的 电源 供应.
21 CPU2 输出 cpu 时钟 输出.
22 BUS4 输出 总线 时钟 输出.
23 FS1 在 时钟 频率 选择 #1.*
24 FS0 在 时钟 频率 选择 #0.*
OE PD# FS1 FS0
CPU
比率
x1,x2,
REF
(mhz)
CPU
(0:2)
(mhz)
总线
(0:4)
(mhz)
1 1 0 0 14/4xx1 14.318 50 25
1 1 0 1 14/3xx1 14.318 66.7 33.3
1 1 1 0 42/10xx1 14.318 60 30
1 1 1 1 (停止) 14.318 低 低
10XX
(pwr
向下)
低 *Low *Low
0 X X X - Tristate Tristate Tristate
: 点此下载
