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资料编号:990076
 
资料名称:ICS93705
 
文件大小: 65K
   
说明
 
介绍:
DDR Phase Lock Loop Zero Delay Clock Buffer
 
 


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ICS93705
0418c—08/08 /02
Timing (所需的)东西
T
一个
= 0 - 70c; 供应 电压 av
DD
, v
DD
= 2.5 v +/-0.2v (除非 否则 陈述)
参数 标识 CONDITIONS 最小值 典型值 MAX 单位
运行 时钟 频率
1
freq
运算
66 170 MHz
输入 时钟 职责 循环
1
d
tin
40 60 %
时钟 stabilization
1
t
STAB
from v
DD
= 2.5v 至 1% 目标 频率
100
µ
s
1. 有保证的 用 设计, 不 100% 测试 在 生产.
切换 特性
T
一个
= 0 - 70c; 供应 电压 v
DD
= 2.5 v +/-0.2v (除非 否则 陈述)
PARAMETER SYMBOL 情况 M 典型值 MAX 单位
66 mhz 120
100 / 125 / 133 / 167 mhz 75
66 mhz 50 110
100 / 125 / 133 / 167 mhz 35 65
阶段 错误
1
t
pe
和 输入 时钟 0-2.5v 0.8ns 上升/下降 -150 50 150 ps
输出 至 输出 skew
1
T
skew
和 输入 时钟 0-2.5v 0.8ns 上升/下降 40 100 ps
低-至-高 水平的 传播
延迟 时间, 绕过 模式
1
t
PLH
clk_在 至 任何 输出, 加载 = 120w / 12 pf 4 4.5 6 ns
Pulse skew
1
T
skewp
100 ps
DutyCycle (differential)
1,3
D
C
非 负载, 66 mhz 至 167 mhz 49 50 51 %
上升 时间, 下降 时间
1
t
R
, t
F
单独的-结束 20 - 80 %; 加载 = 120
/ 12 pf
450 550 950 ps
1. 有保证的 用 设计, 不 100% 测试 在 生产.
2. 谈及 至 transistion 在 非-反相的 时期.
3. 当 这 脉冲波 skew 是 almost 常量 在 频率, 这 职责 循环 错误 增加 在 高等级的 发生率.
这个 是 预定的 至 这 formula: 职责 循环 = t
wH
/ t
C
, 在哪里 这 循环 时间 (t
C
) 减少 作 这 频率 增加.
ps
ps
绝对 jitter
1
循环 至 循环 jitter
1,2
t
jabs
t
c-c
推荐 运行 情况
T
一个
= 0 - 70°c; 供应电压 avdd, vdd = 2.5 v +/- 0.2v (unless otherwise stated)
P一个RAMETER SYMBOL CONDI德州仪器ONS MIN TYP 毫安X UNITS
相似物/核心 supply
voltage
V
DD
, 一个
VDD
2.3 2.5 2.7 V
V
IL
- vdd/2 - 0.5v V
V
IH
vdd/2 + 0.5V - V
输入 职责 循环 I
直流
40 60 %
输入 最大值 jitter I
TCYC
500 ps
输入 电压 水平的
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