11
polyphase 输出 1 = (d1*d[n]) + (d5*d[n-1]) + (d9*d[n-2])
+ (d13*d[n-3])
polyphase 输出 2 = (d2*d[n]) + (d6*d[n-1]) + (d10*d[n-2])
+ (d14*d[n-3])
polyphase 输出 3 = (d3*d[n]) + (d7*d[n-1]) + (d11*d[n-2])
+ (d15*d[n-3])
表格 4 详细信息 这 系数 地址 allocation 为 这
previous 例子. 这 interpolation 阶段 是 在 这 left 和
这 数据 span 是 横过 这 顶. 这 系数 内存 地址
followed 用 这 系数 期是 列表 在 这 表格’s cell.
表格 49 详细信息 这 系数 地址 locations 通过
255.
这 加载 选项 是 可编程序的 包含 读 后面的
模式 和 是 discussed 在 detail 在 这 ‘microprocessor
接口’ 部分. 两个都 16-位 2’s complement 和 24-bit
floating 要点 format 是 允许. 这 2’s complement
系数 format 的 有效的 数字的 值 范围 从 0x8001
至 0x7fff. 这 值 8000 是 不允许. 这 24-位 floating
要点 (20-位 mantissa 和 4-位 exponent) 模式 准许 一个
exponent 范围 从 0 至 15. 一个 exponent 的 0 indicates
multiplication 的 这 系数 用 2
0
, 和 一个 exponent 的 1 是
2
-1
, 向下 至 一个 值 的 15 正在 2
-15
. 这 default 模式 是 2’s
complement, 和 24-位 floating 要点 模式 使能 用
设置 控制 文字 (0x17, 位 12).
这 增益 通过 这 过滤 是:
一个 = (总 的 coefficients) / interpolation 比率.
这 shaping 过滤 包含 satu限定 逻辑 在 这 事件 那
这 最终 输出 顶峰 在 +/- 1.0. 当 使用 quadrature
调制, 饱和/overflow 能 出现 当 这 输入
值 为 i 和 q 超过 0.707 顶峰. 这 shaping 过滤
coefficients 将 需要 至 是 减少 从 全部 规模 至
阻止 饱和.
增益 profile
这 整体的 频道 增益 是 控制 用 两个都 一个 增益 profile
平台 和 一个 增益 控制 平台, 这个 提供 完全同样的 范围调整
为 这 i 和 q upconverted 数据. 这 增益 profile 平台 准许
transmit ramp-向上 和 quench fading, 至 控制 这 sidelobe
profile 在 burst 模式. 这个 是 执行 通过 用户 控制
的 这 上升 和 下降 transitions utilizing 一个 增益 profile 记忆.
这 增益 profile 记忆 是 一个 128 x 12 位 内存 这个 是 承载
和 这 desired 范围调整 coefficients 通过 间接的 寻址 的
记忆 spaces 0x000-0x07f. 这 脉冲波 shaping 是
执行 用 成直线地 乘以 这 编写程序 系数
用 这 shaping 过滤输出 在 这 f
S
*ip, 或者 coarse 阶段 比率.
这 增益 profile 是 使能 用 fir 控制 (0xd, 位 15), 和 这
内存 地址 pointer 正在 重置 至 零 在 assertion 的 这
增益 profile 使能. 控制 的 这 脉冲波 shaping 是 为基础 在
TXENX
, 作 这 txenxrising 边缘 导致 这 内存 pointer 至
begin stepping 通过 这 profile 直到 这 内存 pointer
matches 这 增益 profile 长度programed 在 控制 文字
(0x0b, 位 6:0). 这 下落 边缘 的 txenx
reverses 这
处理 和 这 内存 pointerbegins decrementing 直到 它
reaches 零. 这 增益 处理 是 symmetric 和 遵守 至 这
rising 或者 下落 edges 的 txenx
. 这 latency 通过 这 增益
profile 块 是 设置 用 控制 文字 (0x0b, 位 8:7) 在哪里 位 8
bypasses 所有 latency 排成直线 电路系统 和 使用 txenx
作
输入 至 这 频道. 设置 控制 文字 (0x0b, 位 7) removes
二 边缘 latencies 从 这 延迟 path 和 应当 是
联合的 和 选择 的 ds = 3, ip = 4 在 顺序 至 有
perfect 对称 通过 这 增益 profile 块. 这 记忆
coefficients 将 是 承载 没有 带去 这 频道 止-线条.
这个 是 执行 用 设置 the 增益 profile 支撑 位 在 控制
文字 (0x0c, 位 14) 这个 holds 这 last 增益 值 和 提供
进入 至 这 记忆.
这 增益 profile coefficients 是 编写程序 作 unsigned
值:
位 重量 2
0
.2
-1
2
-2
... 2
-11
最大 0x800 = 1.0
0x001 = 2
-11
最小 0x000 = 0.0
表格 4. 地址 allocation
ds [n] ds [n-1] ds [n-2] ds [n-3]
IP0
0 CO 16C4 32C8 48C12 •
IP1
1 C1 17C5 33C9 49C13 •
IP2
2 C2 18C6 34C10 50C14 •
IP3
3 C3 19C7 35C11 51C15 •
IP4
4203652•
IP5
5213753•
IP6
6223854•
IP7
7233955•
IP8
8 D0 24D4 40D8 56D12 •
IP9
9 D1 25D5 41D9 57D13 •
IP10
10 D2 26 D6 42 D10 58 D14 •
IP11
11 D3 27 D7 43 D11 59 D15 •
IP12
12 28 44 60 •
IP13
13 29 45 61 •
IP14
14 30 46 62 •
IP15
15 31 47 63 •
ISL5217
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