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fn9177.0
六月 14, 2005
assumed 至 是 这 传导 丧失 仅有的 和 能 是 写
作:
为 这 高-一侧 场效应晶体管, 它的 传导 丧失 能 是
写 作:
为 这 高-一侧 场效应晶体管, 它的 切换 丧失 能 是 写
作:
这 顶峰 和 valley 电流 的 这 inductor 能 是 得到
为基础 在 这 inductor 顶峰-至-顶峰 电流 和 这 加载
电流. 这 转变-在 和 转变-止 时间 能 是 estimated 和
这 给 门 驱动器 参数 在 这 电的
规格 表格.
selecting 这 自举 电容
这 选择 的 这 自举 电容 能 是 写 作:
在哪里:
-q
g
是 这 总的 门 承担 必需的 至 转变 这 高-
一侧 场效应晶体管
-
∆
V
激励
, 是 这 最大 允许 电压 decay 横过
这 激励 电容 各自 时间 这 场效应晶体管 是 切换
在
作 一个 例子, 假定 这 高-一侧 场效应晶体管 有 一个 总的
门 承担 q
G
, 的 25nc 在 v
GS
= 5v, 和 一个
∆
V
激励
的
200mv. 这 计算 自举 电容 是 0.125µf;
选择 在 least 这 第一 standard 组件 值 的 更好
电容 比 计算, 那 正在 0.15µf. 使用 一个 x7r
或者 x5r 陶瓷的 电容.
布局 仔细考虑
电源 和 信号 layer placement 在 这 pcb
作 一个 一般 rule, 电源 layers 应当 是 调整 至 一个
另一 对着 一个 一侧 的 这 板, 和 信号 layers
调整 至 一个 另一 对着 这 opposite 一侧 的 这
板. 为 例子, prospective layer arrangement 在 一个 4
layer 板 是 显示 在下:
1. 顶 layer: isl6269 信号 线条
2. 信号 地面
3. 电源 layers: 电源 地面
4. bottom layer: 电源 场效应晶体管, inductors 和 其它
电源 查出
它 是 一个 好的 engineering 实践 至 独立的 这 电源
conductors 从 这 信号 conductors. 这 控制 ic 将
停留 在 这 信号 layer, 这个 是 分开的 用 这 信号
地面 至 这 电源 信号 查出. 这 循环 formed 用 这
bottom 场效应晶体管, 输出 inductor, 和 输出 电容,
应当 是 非常 小.
一个 守卫-环绕 放置 周围 高 阻抗 输入 fb 和
fset 是 推荐.
组件 placement
电源 mosfets 应当 是 放置 关闭 至 这 ic 所以 那
vin, lg, ug, 阶段, boot, 一个nd isen 查出 能 是 短的.
放置 组件 在 此类 一个 方法 那 这 范围 near 这
fset, fb, 竞赛, 和 vo 管脚 避免 查出 和 高 dv/dt
和 di/dt, 此类 作 门 信号 和 阶段 node 信号.
信号 地面 和 电源 地面 连接
这 bottom 的 这 isl6269 qfn 包装 是 这 相似物 和
逻辑 地面 终端 (地) 的 这 ic. 连接 这 地 垫子
的 这 isl6269 至 这 信号 地面 layer 的 这 pcb 使用 在
least five vias, 为 一个 强健的 热的 和 电的 传导
path. 这 最好的 系-要点 在 这 信号 地面 和 这
电源 地面 是 在 这 negative 一侧 的 这 输出 电容
那 是 不 在 这 返回 path 的 这 inductor 波纹 电流
流 通过 这 输出 电容.
管脚 1 (vin)
这 vin 管脚 应当 是 connected 至 这 流 的 这 高-
一侧 场效应晶体管, 使用 一个 低 阻抗 和 低 电感
path.
管脚 2 vcc
为 最好的 效能 这 ldo 需要 在 least 一个 1µf mlcc
分离 电容 连接 从 这 vcc 管脚 至 这 地
管脚.
管脚 3 (fccm) 和 管脚 4 (en)
这些 是 逻辑 输入 那 是 关联 至 这 地 管脚.
treat 作 一个 典型 逻辑 信号.
P
CONLS
DV
在
()
⋅
I
加载
[]
2
r
•
DS 在
()
LS
1DV
在
()
–
[]
•
≈
(eq. 15)
P
CONHS
DV
在
()
⋅
I
加载
[]
2
r
•
DS 在
()
HS
D
•
V
在
()
=
(eq. 16)
P
SWHS
V
在
()
V
在
I
VAL
T
在
F
•
OSC
••
2
-------------------------------------------------------------
V
在
I
顶峰
T
止
F
•
OSC
••
2
---------------------------------------------------------------------
+=
(eq. 17)
C
激励
Q
g
∆
V
激励
------------------------
=
(eq. 18)
图示 5. 典型 电源 组件 placement
V
在
-
+
V
-
+
L
o
V
在
-
+
o
-
+
L
o
ISL6269
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